【正文】 不同的頻率 ,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。 2，在顯示控制電 路 output 的設(shè)計(jì)中，利用狀態(tài)機(jī)非常簡潔地實(shí)現(xiàn)了四種大花型的循環(huán)變換，同時(shí)利用二十九個(gè)八位常數(shù)的設(shè)計(jì)，可非常方便地設(shè)置和修改四種大花型。則模塊正常進(jìn)行工作，并且以下四種花型二十九種狀態(tài)00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000000000000000100000001100000111000001111000111110001111110111111101111111110001000110011001110111011111111 實(shí)現(xiàn)順序循環(huán)顯示。 when s8= state=s9。 when s6= state=s7。 when s4= state=s5。 when s2= state=s3。139。then state=s0。對狀態(tài)的所對應(yīng)的彩燈輸出花型定義如下： S0:00000000 S1:10000000 S2： 01000000 S3:00100000 S4: 00010000 S5: 00001000 S6: 00000100 S7:00000010 S8:00000001 S9: 00000010 S10:00000100 S11:00001000 S12:00010000 S13:00100000 S14:01000000 S15:10000000 S16:00000000 S17:00010000 S18: 00011000 S19:00111000 S20:00111100 S21:01111100 S22: 01111110 S23:11111110 S24:11111111 S25: 10001000 S26:11001100 S27: 11101110 S28:11111111 多路彩燈在多種花型之間的轉(zhuǎn)換可以通過狀態(tài)機(jī)實(shí)現(xiàn)，當(dāng)復(fù)位信號 clr 有效時(shí)，彩燈恢復(fù)初始狀態(tài) s0，否則，每個(gè)時(shí)鐘周期，狀態(tài)都將向下一個(gè)狀態(tài)發(fā)生改變，并對應(yīng)輸出的花型，這里的時(shí)鐘周期即時(shí)序控制電路模塊產(chǎn)生的輸出信號，它根據(jù) opt 信號的不同取值得到兩種快慢不同的時(shí)鐘頻率。 ： 圖 時(shí)序控制電路生成元器件圖 顯示控制模塊 顯示控制模塊是整個(gè)電路的花型顯示控制模塊。 end if。 else 八分頻，慢節(jié)奏 if counter=11 then counter=00。 clk_tmp=not clk_tmp。139。 我們使得時(shí)序控制電路所產(chǎn)生的控制時(shí)鐘信號的快慢兩種節(jié)奏分別為輸入時(shí)鐘信號頻率的 １＼４ 和 １＼８ ，因而輸出時(shí)鐘控制信號可以通過對輸入時(shí)鐘的計(jì)數(shù)來獲得。 時(shí)序控制模塊 時(shí)序控制模塊是本程序的時(shí)鐘信號選擇模塊，它的功能是 產(chǎn)生輸入脈沖的１＼４分頻脈沖信號和１＼８分頻脈沖信號，以此控制八路彩燈的快慢節(jié)奏變化。 顯示控制模塊的功能是使電路產(chǎn)生四種花型并且循環(huán)顯示，以此實(shí)現(xiàn)本次設(shè)計(jì)要求實(shí)現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。且檢查電路時(shí)易于分析修改，雖然原理相對復(fù)雜，但單元電路模塊少，而且方案二程序編寫簡單易懂，并能夠靈活地添加或刪減程序?qū)崿F(xiàn)多種花型的變化，有很大的靈活性。 基于 CPLD 的彩燈控制器設(shè)計(jì) 10 最佳方案選擇 方案一總體由受控電路和控制器組成，而受控電路又包括節(jié)拍發(fā)生器，驅(qū)動(dòng)電路和編碼電路。運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化設(shè)計(jì)。 編碼電路：根據(jù)花型要求按節(jié)拍輸出八位狀態(tài)編碼信號．以控制彩燈接規(guī)律亮滅。 CLR為清零信號，由外部輸入到控制器． CLK為 0時(shí)，系統(tǒng)回到等待狀態(tài)，彩燈全滅； CLK為 1時(shí)．系統(tǒng)工作。工作原理：整個(gè)系統(tǒng)共有三個(gè)輸入信號 CLK， CLR和 OPT，八路輸出信號。如應(yīng)用電子鎮(zhèn)流器對燈具及照明系統(tǒng)進(jìn)行調(diào)光、遙控、控制光色?？删幊炭刂破骷㈦娮蛹夹g(shù) ,計(jì)算機(jī)技術(shù)于一體 ,在取代繼電器控制系統(tǒng) ,實(shí)現(xiàn)多種設(shè)備的自動(dòng)控制中越來越顯示出其突出的優(yōu)點(diǎn) ,受到廣大用戶的歡迎 .將可編程控制器運(yùn)用到彩燈中 ,組成可編程彩燈控制器 ,只要在編程器中編好各種彩燈花樣變化的程序 ,經(jīng)檢查正確無誤后送到可編程控制器中運(yùn)行 ,控制器輸出端就可以驅(qū)動(dòng)多路彩燈點(diǎn)亮 ,其彩燈花樣變化及各花樣之間的轉(zhuǎn)換均可實(shí)現(xiàn)自動(dòng)完成 ,這就是可編程彩燈控制器的杰作 ,它使得彩燈變化更加豐富多彩漂亮迷人 ,這是迄今為止任何一種其他彩燈控制器所無法比擬的。實(shí)現(xiàn)例如全亮，循 環(huán)滾動(dòng)等花色，同時(shí)編寫了花色編排軟件，可以對花色時(shí)間，顏色，類型 基于 CPLD 的彩燈控制器設(shè)計(jì) 7 等進(jìn)行編排，導(dǎo)入單片機(jī)，編譯燒錄。近年來隨著 科技的飛速 發(fā)展， CPLD 技術(shù)的應(yīng)用正在不斷地走向深入，同時(shí)自動(dòng)控制系統(tǒng)日新月異更新。 （ 4）第三方 EDA 工具設(shè)定，包括設(shè)計(jì)輸入與綜合工具、仿真工具、時(shí)序分析工具等，默認(rèn)為 Quartus II 自帶的仿真器、綜合器以及時(shí)序分析器。 Quartus II 設(shè)計(jì)流程： 設(shè)計(jì)輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； 基于 CPLD 的彩燈控制器設(shè)計(jì) 6 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； 布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文件映射到實(shí)體器件的過程，包括 Fitter工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具，時(shí)序分析； 仿真： Quartus II 提供了功能仿真和時(shí)序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 1）與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是 將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可 視 部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級和系統(tǒng)級的動(dòng)態(tài)配置。這是由于 FPGA是門級編程 ,并且 CLB之間采用分布式互聯(lián) ,而 CPLD是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 ⑤ CPLD 比 FPGA 使用起來更方便。 ③在編程上 FPGA 比 CPLD 具有更大的靈活性。 將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 FPGA，如 Xilinx 的 SPARTAN 系列、 Altera 的 FLEX10K 或 ACEX1K系列等。這樣，同一片 CPLD，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。加電時(shí)， CPLD 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi) 編程 RAM 中，配置完成后， CPLD 進(jìn)入工作狀態(tài)。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備 的一種技能。其中 MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。 CPLD 簡介 CPLD (Complex Programmable Logic Device)復(fù)雜 可編程邏輯器件 ，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于 大規(guī)模集成電路 范圍。 20 世紀(jì) 80 年代初推出的 EDA 工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。 EDA 技術(shù)的發(fā)展 （ 1） 20 世紀(jì) 70 年代的計(jì)算機(jī)輔助設(shè)計(jì) CAD 階段 早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級階段 .初級階段的硬件設(shè)計(jì)大量選用中，小規(guī)模標(biāo)準(zhǔn)集成電路 由于設(shè)計(jì)師對圖形符號使用數(shù)量有限，因此傳統(tǒng)的手工布圖方法無法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。目前應(yīng)用最為廣泛的是可編程彩燈控制器。 Lantern controller。 關(guān)鍵詞 : CPLD； VHDL。時(shí)序控制模塊主要根據(jù)輸入信號的不同頻率，選擇不同的時(shí)鐘信號輸送到彩燈顯示控制模塊，從而達(dá)到控制彩燈閃爍速度的快慢。 畢 業(yè) 設(shè) 計(jì) 題 目： 基于 CPLD 的彩燈控制器設(shè)計(jì) 學(xué)院 ： 專業(yè)： 電 子信 息 工程 班級 ： 學(xué) 號： 學(xué)生姓名： 導(dǎo)師姓名： 完成日期： 誠 信 聲 明 本人聲明： 本人所呈交的畢業(yè)設(shè)計(jì)（論文）是在老師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果； 據(jù)查證，除了文中特別加以標(biāo)注和致謝的地方外，畢業(yè)設(shè)計(jì)（論文）中不包含其他人已經(jīng)公開發(fā)表過的研究成果，也不包含為獲得其他教育機(jī)構(gòu)的學(xué)位而使用過的材料； 我承諾，本人提交的畢業(yè)設(shè)計(jì)（論文）中的所有內(nèi)容均真實(shí)、可信。設(shè)計(jì)二種不同時(shí)間節(jié)拍，根據(jù)各種亮燈時(shí)間的不同需要，在不同時(shí)刻輸出燈亮或燈滅的控制信號，然后驅(qū)動(dòng)各種顏色的燈亮或滅 ： ，給出整體設(shè)計(jì)方案； ，設(shè)計(jì)各種亮燈花型； /硬件編程，仿真，下載驗(yàn)證 ； ； 二、 進(jìn)度安排及完成時(shí)間： 第 1 周 布置任務(wù)、下達(dá)設(shè)計(jì)任務(wù)書、具體安排 第 23 周 查閱資料、撰寫文獻(xiàn)綜述及開題報(bào)告 第 45 周 原理框圖、總 體方案設(shè)計(jì) 第 611 周