【正文】 、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件； （ 2） 芯片（電路）平面布局連線編輯； （ 3） LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然 后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； （ 4） 功能強大的邏輯綜合工具； （ 5） 完備的電路功能仿真與時序邏輯仿真工具； （ 6） 定時 /時序分析與關(guān)鍵路徑延時分析； （ 7） 可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； （ 8） 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； （ 9） 使用組合編譯方式可一次完成整體設(shè)計流程； （ 10） 自動定位編譯錯誤； （ 11） 高效的期間編程與驗證工具； （ 12） 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng) 表文件和 Verilog 網(wǎng)表文件； （ 13） 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 （ 3）選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計的實 際情況自動選擇。城市的美化和日益激烈的廣告競爭越來越受到社 會的關(guān)注，作為城市裝飾和廣告宣傳的彩燈的需求量也越來越大。使用低成本CPLD 技術(shù)和 LED 發(fā)光管組成的同步顯示燈，燈板由六個像素組成，每個像素有紅綠藍三色，由 LED 發(fā)光管來實現(xiàn)，多燈可以長時間同步顯示。隨著電子技術(shù)的發(fā)展，應(yīng)用系統(tǒng)向著小型化、快速化、大容量、重量 輕的方向發(fā)展。 （ 2）向集成可調(diào)化方向發(fā)展技術(shù)的迅速發(fā)展 各種集成化裝置和電子計算機控制系統(tǒng)對燈具和照明系統(tǒng)的應(yīng)用取得了顯著的進步。為了能保證照明條件和視覺的舒適感，燈具大都配有各種系列成套的配件選擇，以使用戶根據(jù)需要自我調(diào)節(jié) 基于 CPLD 的彩燈控制器設(shè)計 8 第 2 章 方案論證 方案一 我們用 VHDL語言設(shè)計了一個 八 路彩燈控制器，四種大花型包含二十九種狀態(tài)循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。編碼電路輸出反饋信號給控制器，控制器輸出信號控制編碼電路的各個子模塊交替工作，產(chǎn)生多種花型，再由驅(qū)動電路將信號輸出到彩燈。 驅(qū)動電路：提供彩燈工作所需的電壓及電 流，隔離負(fù)載對編碼電路的影響。 本控制電路采用 VHDL 語言設(shè)計。顯示控制模塊中實現(xiàn)的四種大花型分別為： 花型 1：彩燈從左至右逐個輪流點亮 S0:00000000 S1:10000000 基于 CPLD 的彩燈控制器設(shè)計 9 S2:01000000 S3:00100000 S4:00010000 S5:00001000 S6:00000100 S7:00000010 S8:00000001 花型 2：彩燈從右至左逐個輪流點亮 S9:00000010 S10:00000100 S11:00001000 S12:00010000 S13:00100000 S14:01000000 S15:10000000 S16:00000000 花型 3：從中間依次對稱亮到兩邊 S17:00010000 S18:00011000 S19:00111000 S20:00111100 S21:01111100 S22:01111110 S23:11111110 S24:11111111 花型 4：從左對稱亮到右邊 S25:10001000 S26:11001100 S27:11101110 S28:11111111 整個電路僅有時序控制和顯示控制兩個模塊。方案二由時序控制電路和顯示控制電路組成，電路組成較方案一簡單。 模塊功能描述 時序控制模塊的功能是產(chǎn)生輸入脈沖的１＼４分頻脈沖信號和１＼８分頻脈沖信號，以此控制八路彩燈的快慢節(jié)奏變化。應(yīng)充分利用 VHDL“自頂向下”的設(shè)計優(yōu)點以 及層次化的設(shè)計概念，層次概念對于設(shè)計復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。 時序控制模塊： CLK 為輸 入時鐘信號，電路在時鐘上升沿變化； CLR 為復(fù)位清零信號，高電平有效，一旦有效時，電路無條件的回到初始狀態(tài)； OPT 為頻率快慢選擇信號，低電平節(jié)奏快，高電平節(jié)奏慢； CLKOUT 為輸出信號， CLR有效時輸出為零，否則，隨 OPT 信號的變化而改變。event and clk=39。 then 四分頻，快節(jié)奏 if counter=01 then counter=00。 end if。139。 基于 CPLD 的彩燈控制器設(shè)計 13 時序控制模塊波形仿真截圖： 圖 時序控制模塊波形仿真圖 從圖中可以看出，當(dāng)復(fù)位信號為高電平時，電路時鐘輸出清零，當(dāng)快慢信號 OPT為低電平時，時序控制電路四分頻起作用，當(dāng)快慢信號 OPT 為高電平時，時序控制電路八分頻起作用，仿真結(jié)果符合電路要求。 顯示控制電路的模塊輸入信號 clk 和 clr 的定義與時序控制電路一樣，輸入信號 led[7...0]能夠循環(huán)輸出 8 路 基于 CPLD 的彩燈控制器設(shè)計 14 彩燈 8 種不同狀態(tài)的花型。139。event and clk=39。 led=10000000。 led=00100000。 led=00001000。 led=00000010。139。 基于 CPLD 的彩燈控制器設(shè)計 17 ： 圖 顯示控制電路生成元器件符號 基于 CPLD 的彩燈控制器設(shè)計 18 第 4 章 八路彩燈控 制系統(tǒng)的實現(xiàn) 整體功能描述 1，在時序控制電路 metronome 的設(shè)計中，利用計數(shù)器計數(shù)達到分頻值時，對計數(shù)器進行清零，同時將輸出信號反向，這就非常簡潔地實現(xiàn)了對輸入基準(zhǔn)信號的分頻，并且分頻信號的占空比為 。 彩燈顯示控制電路是整個設(shè)計的核心 , 彩燈顯示控制模塊能進行彩燈的圖案控制 ,它負(fù)責(zé)整個設(shè)計的輸出效果即各種彩燈圖案的樣式變化。并且還可以通過改 變 CLK 的時鐘輸入信號來產(chǎn)生更多的頻率。 設(shè)計原理 用 VHDL進行設(shè)計 ,首先應(yīng)該了解 ,VHDL語言一種全方位硬件描述語 言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計層次。系統(tǒng)的工作原理如下： 時序控制電路 metronome 根據(jù)輸入信號 CLK， CLR ， OPT 產(chǎn)生的符合一定要求的、供顯示控制電路 output 使用的控制時鐘信號，而顯示控制電路 output則根據(jù)時序控制電路 metronome 輸入的控制時鐘信號，輸出四種大花型循環(huán)變化的、控制八路彩燈工作的控制信號，這些控制信號加上驅(qū)動電路一起控制彩燈工作。 圖 八路彩燈控制系統(tǒng)設(shè)計模塊圖 程序編譯與仿真 頂層模塊設(shè)計程序 ： library ieee。 基于 CPLD 的彩燈控制器設(shè)計 20 opt:in std_logic。 clr: in std_logic。 ponent output is 定義元件：顯示電路 port( clk: in std_logic。 signal clk_tmp: std_logic。 基于 CPLD 的彩燈控制器設(shè)計 21 八路彩燈控制仿真波形： 圖 八路彩燈控制仿真波形 從圖中可以看出當(dāng) OPT 為高電平時彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時轉(zhuǎn)換要快，當(dāng)復(fù)位信號有效時，所用輸出都清零。 各模塊 VHDL 程序經(jīng)過編譯優(yōu)化后，選擇合適的目標(biāo)芯片進 行綜合、管腳配置。實現(xiàn)了設(shè)計與工藝無關(guān)，可移植性好，上市時間快，成本低， ASIC 移植等優(yōu)點。顯示控制模塊中實現(xiàn)的四種花型分別為：00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000