【正文】 工具，其設(shè)計(jì)要求穩(wěn)定性、安全性及高。它涉及電子技術(shù)、機(jī)械工程、電力電子技術(shù)、微機(jī)技術(shù)、電力拖動(dòng)系統(tǒng)和土建工程等多個(gè)科學(xué)領(lǐng)域。 目前，我國(guó)國(guó)產(chǎn)電梯大部分為繼電器及 PLC 控制方式，繼電器控制系統(tǒng)性能不穩(wěn)定、故障率高，大大降低了電梯的舒適性、可靠性和安全性，經(jīng)常造成停梯，給乘用人員的生活和工作帶來(lái)了很多不便，因而傳統(tǒng)的電梯控制系統(tǒng)的更新勢(shì)在必行； PLC（可編程控制器）在電梯控制中得到了廣泛的應(yīng)用。 ?? 6 概述 現(xiàn)代的居民住宅樓已經(jīng)向高層發(fā)展，電梯也走進(jìn)了普通居民住宅樓。 設(shè)有電梯所在位置指示裝置及電梯運(yùn)行模式（上升或下降）指示裝置。當(dāng)電梯處于下降模式時(shí)，則與上升到模式相反。 7 第 2 章 硬 件 控 制 控制系統(tǒng)硬件設(shè)計(jì)由調(diào)速系統(tǒng)設(shè)計(jì)和 Verilog HDL控制系統(tǒng)設(shè)計(jì)兩部分組成。 Verilog HDL 控制系統(tǒng)根據(jù)現(xiàn)場(chǎng)信號(hào) 的狀態(tài)決定發(fā)給調(diào)速系統(tǒng)速度信號(hào)，決定開(kāi)門(mén)、關(guān)門(mén)、松閘等，并給出相應(yīng)顯示。改變其同步轉(zhuǎn)速，實(shí)現(xiàn)調(diào)速運(yùn)行。 由電機(jī)理論知道，三相異步電動(dòng)機(jī)定子每相電動(dòng)勢(shì)的有效值為： 1E = Nf Φ m 式中 1E —— 定子每相由氣隙磁通感應(yīng)的電動(dòng)勢(shì)的方均根值（ V ） 1f —— 定子頻率（ Hz ）； 1N —— 定子相繞組有效匝數(shù)； Φ m—— 每極磁場(chǎng)通量（ Wb ）。而交— 直 — 交變頻器則是先把工頻交流電通過(guò)整流器變成直流電，然后再把直流變換成頻率、電壓均可能控制的交流電，又稱(chēng)間接式變頻器。由四部分組成，包括變流器、平滑回路、逆變器和制動(dòng)回路，其中制動(dòng)回路主要用于異步電動(dòng)機(jī)再生制動(dòng)，當(dāng)電機(jī)快速制動(dòng)時(shí)，需要處理從電機(jī)向逆變器反饋的能量，由制動(dòng)回路把再生功率消耗掉，以免直流電壓上升。 11 第 3 章 控制系統(tǒng)軟件控制回路 隨著電子工業(yè)的發(fā)展，新技術(shù)、新產(chǎn)品不斷用于電梯控制系統(tǒng)，如無(wú)觸點(diǎn)半導(dǎo)體邏輯控制晶閘管（俗稱(chēng)可控硅）的應(yīng)用；繼承電路和數(shù)字控制、電腦和機(jī)群控制及調(diào)頻調(diào)壓技術(shù)的應(yīng)用；拖動(dòng)系統(tǒng)建華、性能提高等。 控制系統(tǒng)比較 在電梯的電氣自動(dòng)控制系統(tǒng)中，邏輯判定起著主要的作用。圖形輸入法是設(shè)計(jì)規(guī)模較小的電路是經(jīng)常采用的方法，這種方法直接把設(shè)計(jì)的系統(tǒng)用原理圖的方式表現(xiàn)出來(lái)，具有直觀(guān)、形象的優(yōu)點(diǎn)，尤其對(duì)表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便。而且用原理圖表示的設(shè)計(jì)，通用性、可移植性也弱一些，所以在現(xiàn)代的設(shè)計(jì)中，越來(lái)越多地采用基于硬件描述語(yǔ)言的設(shè)計(jì)方式。 硬件描述 語(yǔ)言的發(fā)展至今不過(guò) 20 年左右的歷史，已成功用于系統(tǒng)開(kāi)發(fā)的各個(gè)階段：設(shè)計(jì)、綜合、仿真、驗(yàn)證等。最終， VHDL 和 Verilog HDL 適應(yīng)了這種趨勢(shì)的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 在采用 Verilog HDL進(jìn)行設(shè) 計(jì)的時(shí)候，由于 Verilog 語(yǔ)言的標(biāo)準(zhǔn)化 ，可以很容易地把完成的設(shè)計(jì)移植到不同廠(chǎng)家的不同中去。其開(kāi)發(fā)系統(tǒng)有許多特點(diǎn)： ； ； ； 4. 15 模塊化工具； MAX+Plus II 軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL 和 Altera 公司的 AHDL。 先打來(lái) MAX+Plus II 軟件，然后在菜單欄中，選擇“ File”，接著點(diǎn)“ New”會(huì) 出現(xiàn)一個(gè)對(duì)話(huà)框，該對(duì)話(huà)框中有四個(gè)選項(xiàng)，分別是原理圖形式、編輯文件形式、文本形式、波形形式，編程是在文本形式下完成的，所以選中文本形式，點(diǎn)擊“ OK”鍵，如圖 32 所示： 圖 32 17 選擇第三個(gè) Text Editor file 進(jìn)行文本輸入，建立文本形式后，就可以進(jìn)行編程了，編程時(shí)要注意避免錯(cuò)誤。 output[3:0] fl。 if(nf) begin if(fl==439。 door=0。 完成文本輸入之后，選擇菜單“ File”→“ Save As”保存文件與程序中 Module 后的文件名相同，文件名為“ jinji”，如圖 33。編譯器將進(jìn)行 20 錯(cuò)誤檢查、網(wǎng)表提取、邏輯綜合、器件適配、編程文件產(chǎn)生等操作。 21 圖 36 在編譯過(guò)程中所有信息、錯(cuò)誤和警告都會(huì)在自動(dòng)打開(kāi)的信息處理窗口中顯示出來(lái)。編譯完成后會(huì)產(chǎn)生如下一些重要文件： （ 1）適配報(bào)告：包括芯片內(nèi)部資源的利用情況、設(shè)計(jì)的方程描述情況等。 程序編譯完成后，接下來(lái)就是波形的仿真了，單擊菜單欄中的“ ”圖標(biāo)，會(huì)彈出一個(gè)對(duì)話(huà)框，選擇“ Waveform Editor file”后點(diǎn)擊“ OK”鍵，就進(jìn)入波形仿真的界面了。所有輸入結(jié)點(diǎn)都賦值后，點(diǎn)擊“ MAX+Plus II”中的“ Simulator”進(jìn)行仿真，會(huì)出現(xiàn)如圖 310 所示。其控制器系統(tǒng)框圖如圖 314 所示。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down。 clk:時(shí)鐘信號(hào)； d1,d2,d3,d4,d5,d6,d7,d8:樓層請(qǐng)求信號(hào)； o1。o5。 (1)請(qǐng)求模塊 在請(qǐng)求信號(hào)輸入模塊中，設(shè)置 8 個(gè)開(kāi)關(guān)電平信號(hào)， d d d dd d d d8 表示 8 個(gè)樓層的請(qǐng)求信號(hào)，每次最多允許兩個(gè)信號(hào)同時(shí)請(qǐng)求。b0000)low=1。{d3,d4,d5,d6,d7,d8}==639。amp。amp。b0000)amp。end if(d4)begin des[4]=1。b0000)high=4。{d1,d2,d3}==339。amp。b0000)amp。end if(d6)begin des[6]=1。b00)high=6。{d1,d2,d3,d4,d5}==539。amp。amp。if(high=8)high=8。 door=0。b0000。 信號(hào)消除控制實(shí)現(xiàn) if(o1amp。 end else if(o2amp。 end else if(o3amp。 end else if(o4amp。 end else if(o5amp。 end else if(o6amp。 end else if(o7amp。 end else if(o8amp。 if(low!=439。amp。 end. 整體進(jìn)行編譯、仿真后，實(shí)現(xiàn)功能為：用 8 個(gè) LED 顯示電梯 行進(jìn)過(guò)程，并有數(shù)碼管顯示電梯當(dāng)前所在的樓層位置，在每層電梯的入口處設(shè)有請(qǐng)求按鈕開(kāi)關(guān)，請(qǐng)求按鈕按下，則相應(yīng)樓層的 LED 亮。如果無(wú)其他請(qǐng)求，則停留在當(dāng)前層，如果有兩個(gè)同時(shí)請(qǐng)求信號(hào)，則判斷請(qǐng)求信號(hào)離當(dāng)前層的距離，先響應(yīng)距離近的請(qǐng)求， 再響應(yīng)較遠(yuǎn)的請(qǐng)求，每個(gè)請(qǐng)求信號(hào)保留至執(zhí)行后清除。本設(shè)計(jì)采用Verilog HDL控制來(lái)代替繼電器控制及 PLC 的控制，此 控制系統(tǒng)在設(shè)計(jì)、安裝、調(diào)試和維修等方面，不僅減少了工作量，而且減少了開(kāi)支，縮減了成本，效益更高。通過(guò)仿真波形可以清楚的看出是否實(shí)現(xiàn)了預(yù)計(jì)要求的功能，幫助查缺補(bǔ)漏，提高了檢修的速度，減少故障損失。 結(jié) 論 通過(guò)這幾個(gè)月的畢業(yè)設(shè)計(jì)，學(xué)習(xí)了實(shí)現(xiàn)電梯控制系統(tǒng)的組成結(jié)構(gòu)及原理和 VerilogHDL 硬件描述語(yǔ)言的基本原理及應(yīng)用，系統(tǒng)各個(gè)模塊的功能以及系統(tǒng)的擴(kuò)展等知識(shí)。 Verilog HDL適合算法級(jí)、寄存器傳輸級(jí)、門(mén)級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述。 此次設(shè)計(jì)讓我真實(shí)感受到了理論聯(lián)系實(shí)際的重要性，要想真正的把所學(xué)的知識(shí)應(yīng)用到實(shí)際的生產(chǎn)、生活中，還真的不是一件容易的事情，要考慮的問(wèn)題、要做的事情太多，也非常復(fù)雜，要真正理清事物之間的復(fù)雜的邏輯關(guān)系。 導(dǎo)師淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和一絲不茍的工作作風(fēng)，令我深感佩服，受益非淺。o2。o6。 output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。 reg[3:0] low,high,f1。end 39 if(d2)begin des[2]=1。b000000)high=2。!d1)low=3。{d4,d5,d6,d7,d8}==539。amp。if(high4amp。if((low4||low==439。b000)low=4。{d6,d7,d8}==339。amp。if(high6amp。if((low6||low==439。b00000)low=6。!d8)high=7。{d1,d2,d3,d4,d5,d6}==639。end // if({o1,o2,o3,o4,o5,o6,o7,o8}==839。 end else if(count==339。b0000。 door=1。 41 des[1]=0。 des[2]=0。 des[3]=0。 des[4]=0。 des[5]=0。 des[6]=0。 des[7]=0。 des[8]=0。 end // else if(down) begin if(f1lowamp。 f1=f11。amp。 else down=1。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 48 涉密論文按學(xué)校規(guī)定處理。圖表整潔，布局合理，文字注釋必須使用工程字書(shū)寫(xiě)，不準(zhǔn)用徒手畫(huà) 50 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁(yè)以上的雙面打印 4）圖表應(yīng)繪制于無(wú)格子的頁(yè)面上 5）軟件工程類(lèi)課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂