【正文】 關于收集、保存、使用畢業(yè)設計（論文）的規(guī)定，即：按照學校要求提交畢業(yè)設計（論文）的印刷本和電子版本；學校有權保存畢業(yè)設計（論文）的印刷本和電 46 子版，并提供目錄檢索與閱覽服務；學?？梢圆捎糜坝?、縮印、數(shù)字化或其它復制手段保存論文；在不以贏利為目的前提下，學?？梢怨颊撐牡牟糠只蛉績热?。 end else if(highf1) up=1。lowf1) begin 44 if(highf1amp。 end else down=0。amp。 end //else if(up) begin if(f1high) begin {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。 end else if(o8amp。 end else if(o7amp。 42 end else if(o6amp。 end else if(o5amp。 end else if(o4amp。 end else if(o3amp。 end else if(o2amp。 end else if(o1amp。 if(high==f1) high=439。b101) begin count=0。b00000000) 40 begin {o1,o2,o3,o4,o5,o6,o7,o8}=839。b000000)low=7。if((low7||low==439。end if(d7)begin des[7]=1。b0000)amp。amp。{d1,d2,d3,d4}==439。b000)high=5。end if(d5)begin des[5]=1。b0000)amp。amp。{d1,d2}==239。b00000)high=3。end if(d3)begin des[3]=1。if(low2||low==439。if(high2amp。 always(posedge clk) begin // if(d1)begin des[1]=1。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down。o7。o3。在此，同時感謝在我工作學習中給予幫助的各位領導和老師，感謝在畢業(yè)設計中給我很多幫助的同學們。自己要學的知識真的是太多太多了，難怪老話有“活到老，學到老”之說，今后還要在學習工作中不斷充實自己。 36 其功能強大，使用方便，只可惜時間有限，學的只是皮毛。 根據(jù)設計題目查找所要用到的資料，之后來確定具體的設計方案，以及所需的軟、硬件。并且 Verilog HDL 語言早在 1983 年就已經(jīng)推出，至今已經(jīng)有 20 多年的應用歷史了，擁有著廣泛的設計群體，相應的隨著不斷的使用也意味著其功能也越來越完善。 設計者只需有 MAX+Plus II 軟件，便可實現(xiàn)從文本輸入到管腳分配的全過程 ，而采用 Verilog HDL 硬件語言進行電子電路的設計 ,其特點是以軟件工具為核心 ,通過這些軟件完成產(chǎn)品開發(fā)的設計、電路分析 (邏輯功能仿真 )、糾錯和驗證、自動布局布線、時序仿真 (布線延遲分析 )等各項測試工作 ,最后可通過綜合器和適配器生成最終的目標器件 ,從而實現(xiàn)電子電路的自動化設計。 仿真波形如下： 33 管腳分配 仿鎮(zhèn)真模擬正確后，就可以準備下載至 PLD 芯片驚醒硬件驗證。用 CLK 脈沖控制電梯用動，每來一個 CLK 脈沖電梯升（降）一層。highf1f1low) up=1。b0000amp。amp。amp。amp。amp。amp。amp。amp。amp。 end else if(count!=0) begin count=count+1。 if(low==f1) low=439。end (2)關門時間控制 電梯開門 5s 后 ,電梯門自動關閉，電梯繼續(xù)運行。{d1,d2,d3,d4,d5,d6}==639。!d8)high=7。b00000)low=6。if((low6||low==439。if(high6amp。amp。{d6,d7,d8}==339。b000)low=4。if((low4||low==439。if(high4amp。amp。{d4,d5,d6,d7,d8}==539。!d1)low=3。b000000)high=2。end if(d2)begin des[2]=1。并實現(xiàn)呼叫信號記憶。o6。o2。 reg[8:1] des。 圖 314 27 此部分的 Verilog HDL 的程序如下所示： module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1)。點擊“ Start”進行仿真，無錯誤后會有圖 311 所示 圖 310 圖 311 25 點擊“ Open SCF”，就會出現(xiàn)仿真圖了，如圖 312 所示 圖 312 當 緊急按鈕按下，電梯門立即關閉樓層顯示信號一直從當前樓層依次降到一樓，程序直到電梯運行到一樓為止，在此期間其他的呼叫均不響應。 建立波形圖時，要將程序中所涉及到的各個結點都導入到波形圖中，才能使仿真正常進行，點擊菜單欄中的“ Node”中的“ Eeter Nodes from CNF??”會出現(xiàn)圖 38 所示，點擊對話框中的“ List”，在左邊的框中會出現(xiàn)程序中所有涉及到的結點，然后點擊對話框中的“ =”，將所有的結點都移右邊的框中，再點擊“ OK”，所有的結點就都移至波形仿真環(huán)境下了。 （ 2）面向其他 EDA 工具的輸出文本，如 EDIF 文件等。如果有錯誤產(chǎn)生，選中該錯誤信息，然后按下 Locate按鈕可自動定位錯誤，也可雙擊該錯誤信息來實現(xiàn)。在編譯前應完成以下操作： （ 1）為設計指定器件，并鎖定引腳； （ 2）選擇設計規(guī)則檢查； （ 3）設定全局邏輯綜合有關選項； （ 4）設置全局定時要求； （ 5）打開功能仿真器或定時模擬器、網(wǎng)表文件提取器； （ 6）指定在 .rpt 文件中報告內容。然后選擇菜單“ File”→“ Project”→“ Set Project to Current File”將該文本設為當前項目，如圖 34。 {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。b0001) begin door=1。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf。 VerilogHDL 的程序如下： 緊急?？磕K Module jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8)。這次的設計應用的為 Verilog HDL。用 Verilog HDL 進行設計還具有工藝無關性，這使得工程師在功能設計、邏輯驗證階段可以不必過多考慮門級及工藝實現(xiàn)的具體細節(jié)，而只需根據(jù)系統(tǒng)設計的要求，施加不同的約束條件，即可設計出實際電路。 Verilog HDL 的 特 點 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言，那時它只是一種專用語言，由于他們的模擬、仿真器的產(chǎn)品應用廣泛使用 Verilog HDL 作為一種便于使用的且實用的語言逐漸為眾多設計者所接受。到 20 世紀 80 年代時，已出現(xiàn)了數(shù) 10 種硬件描述語言，他們對設計自動化起了促進和推動的作用。 硬件描述語言（ HDL， Hardware Description Language） 是一種用文本形式來描述和設計電路的語言。但圖形設計方式要求設計工具提供必要的元件庫，以供調用。無論何種電梯，無論其運行速度有多大，自動化程度有多高，電梯的電氣自動控制系統(tǒng)所要達到的目標是相類同的。微電腦（或稱微處理機）在電梯控制系統(tǒng)中得到廣泛的應用，從而代替了數(shù)量眾多的繼電器、接觸器控制系統(tǒng)。 控制回路：為主回路提供 V/F 協(xié)調控制指令信號的回路，由頻率、電壓的運算回路、主回路的電壓 /電流檢測回路、控制信號放大的驅動電路以及逆變器和電動機的保護回路組成。我們的目的是研究通用變頻器，所以主要研究交 — 直 — 交變頻器，以下簡稱變頻器。 由上式可見，Φ m的值是由 1E 和 1f 共同決定的，對 1E 和 1f 進行適當?shù)目刂疲涂梢允箽庀洞艌鐾é?m保持額 定不變。 對異步電機進行調速控制時，希望電動機的主磁通保持額定不變。 8 變頻器的工作原理 在交流異步電動機的諸多調速方法中，變頻調速的性能最好。本文主要介紹 Verilog HDL 控制系統(tǒng)的設計。 電梯初始狀態(tài)為層，處在 開門狀態(tài)，開門指示燈亮。 電梯到達有停 靠站的請求的樓層后，經(jīng)過一秒電梯門打開，開門指示燈亮，開門四秒后，電梯門關閉（開門指示燈滅），電梯繼續(xù)運行，直到執(zhí)行完組后一個請求信號后停靠在當前層。本次設計的電梯主要用于居民上、下樓使用。本次設計嘗試用 Verilog HDL 實現(xiàn)電梯控制，可進行多層次的邏輯 設計，也可進行仿真驗證、時序分析等以保證設計的正確。目前電梯的生產(chǎn)情況和使用數(shù)量已成為一個國家現(xiàn)代化程度的標志之一。隨著人們生活水平的不斷提 高 ,對電梯的要求的也相應提高，電梯得到了快速發(fā)展，我國國產(chǎn)電梯多為繼電器，本次設計的軟件控制部分由 Verilog來實現(xiàn)，研究、分析電梯的邏輯關系，進而實現(xiàn)控制。電梯是現(xiàn)代高層建筑的垂直交通