基于cpld的汽車尾燈控制器設(shè)計(jì)報(bào)告-全文預(yù)覽
【正文】 _r = 839。 439。hc0。d7:dig_r = 839。 339。b11110111。d3:dig_r = 839。 339。b01111111。 339。 339。 339。 339。 always (posedge clk_1k) begin count = count + 139。 reg[3:0] disp_dat。 output[7:0] dig。8)觀察LED數(shù)碼管上的數(shù)字是否為“12345678”，然后把分頻模塊的參數(shù)改為F_DIV_WIDTH：25，再重新編譯下載，觀察這次LED數(shù)碼管上的顯示數(shù)據(jù)，可以看到數(shù)據(jù)“12345678”動(dòng)起來(lái)了，這正是動(dòng)態(tài)掃描的方法和過(guò)程。6）。2）新建Verilog ，輸入程序代碼并保存，進(jìn)行綜合編譯，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉?？尚薷某绦蛑?’h0：seg_r等式右邊數(shù)值，顯示其他字母符號(hào)，如seg_r=8’h89則輸出HHHHHHHH實(shí)驗(yàn)五 動(dòng)態(tài)數(shù)碼管顯示實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)動(dòng)態(tài)掃描顯示的原理及電路的設(shè)計(jì)。 439。ha1。hc:seg_r = 839。 439。h90。h8:seg_r = 839。 439。h92。h4:seg_r = 839。 439。hf9。h0:seg_r = 839。 output[7:0] seg。對(duì)該工程文件進(jìn)行全程編譯處理，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。 從Tools→MegaWizard PlugIn Manager…打開(kāi)添加兆功能模塊向?qū)?，新建兆功能模塊。2）新建Verilog ，輸入程序代碼并保存，進(jìn)行綜合編譯，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。公共端常被稱作位碼，而將其他的8位作段碼。實(shí)驗(yàn)四 靜態(tài)數(shù)碼管顯示實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)7段數(shù)碼管顯示譯碼器的設(shè)計(jì)，進(jìn)一步了解、熟悉和掌握FPGA開(kāi)發(fā)軟件QuartusII的使用方法及Verilog HDL的編程方法，學(xué)習(xí)LPM兆功能模塊的調(diào)用。 default: led_r = 839。b10000000。b11011111:led_r = 839。 839。b11111000。b11111101:led_r = 839。 case(buffer_r) 839。 reg[7:0] led_r。拿出下載電纜，并將此電纜的兩端分別接到PC機(jī)的并口和QuickSOPC核芯板上的JTAG下載口上，打開(kāi)電源，執(zhí)行下載命令，把程序下載到FPGA器件中，觀察發(fā)光管LED1LED8的亮滅狀態(tài)，按下KEY1KEY8的任一鍵，再次觀察發(fā)光管的狀態(tài)。2）新建Verilog ，輸入程序代碼并保存，進(jìn)行綜合編譯，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。二、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的內(nèi)容是要求在SmartSOPC實(shí)驗(yàn)箱上完成對(duì)8個(gè)鍵盤KEY1KEY8進(jìn)行監(jiān)控，一旦有鍵輸入判斷其鍵值，并點(diǎn)亮相應(yīng)個(gè)發(fā)光二級(jí)管，如若KEY3按下，則點(diǎn)亮LED1LED3發(fā)光管。int_div u1( .clock(clock),.clk_out(p))。示例程序如下：module topled (clock,led)。 若將程序中l(wèi)ed_r=led_r1。b1:139。Q = Q+139。reg [15:0] Q。b111111111。 assign led = led_r[7:0]。五、實(shí)驗(yàn)程序 module ledwater(led,clk)。對(duì)該工程文件進(jìn)行全程編譯處理，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。4）。更改F_DIV和F_DIV_WIDTH的參數(shù)值即可實(shí)現(xiàn)不同的分頻系數(shù)。就可以實(shí)現(xiàn)LED流水燈。實(shí)驗(yàn)二 流水燈實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康?通過(guò)此實(shí)驗(yàn)讓用戶進(jìn)一步了解、熟悉和掌握CPLD/FPGA開(kāi)發(fā)軟件的使用方法及Verilog HDL的編程方法。b10101010。（3）查看編譯報(bào)告4）下載硬件設(shè)計(jì)到目標(biāo)FPGA使用下載電纜連接實(shí)驗(yàn)箱的JTAG口與主計(jì)算機(jī)，接通實(shí)驗(yàn)箱電源。（3）（4）添加引腳和其它基本單元（5）（6）器件和管腳的其它設(shè)置 將沒(méi)有用到的管腳設(shè)置為三態(tài)輸入。 Synthesis 進(jìn)行綜合編譯，也可使用工具欄的綜合編譯按鈕啟動(dòng)編譯。（2）建立圖形設(shè)計(jì)文件從File→New…打開(kāi)新建文件對(duì)話框，選擇Block/Schematic 。做為輸出口時(shí)，F(xiàn)PGA的I/O口可以吸收最大為24mA的電流，可以直接驅(qū)動(dòng)發(fā)光二極管LED等器件。二、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)的內(nèi)容是建立可用于控制LED亮/滅的簡(jiǎn)單硬件電路，要求點(diǎn)亮SmartSOPC實(shí)驗(yàn)箱上的4個(gè)發(fā)光二極管（LEDLEDLED5和LED7）。本實(shí)驗(yàn)力求以詳細(xì)的步驟和講解讓讀者以最快的方式了解EDA技術(shù)開(kāi)發(fā)以及軟件的使用，從而快速入門并激起讀者對(duì)EDA技術(shù)的興趣。FPGA每個(gè)I/O口可以配置為輸入、輸出、雙向I/O、集電極開(kāi)路和三態(tài)門等各種組態(tài)。工程向?qū)?duì)話框主要包括：、名稱和頂層實(shí)體?！鶶tart→Start Analysis amp。b．在File→Create/Updata項(xiàng)選擇Create Symbol File for Current file ，單擊確定。出現(xiàn)的警告信息忽略不計(jì)。 assign led = 839?？梢孕薷某绦蛑械腶ssign語(yǔ)句中的led的取值，實(shí)現(xiàn)將不同位置的led燈的點(diǎn)亮。三、實(shí)驗(yàn)原
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