基于cpld的汽車尾燈控制器設(shè)計報告-全文預覽
【正文】 _r = 839。 439。hc0。d7:dig_r = 839。 339。b11110111。d3:dig_r = 839。 339。b01111111。 339。 339。 339。 339。 always (posedge clk_1k) begin count = count + 139。 reg[3:0] disp_dat。 output[7:0] dig。8)觀察LED數(shù)碼管上的數(shù)字是否為“12345678”，然后把分頻模塊的參數(shù)改為F_DIV_WIDTH：25，再重新編譯下載，觀察這次LED數(shù)碼管上的顯示數(shù)據(jù)，可以看到數(shù)據(jù)“12345678”動起來了，這正是動態(tài)掃描的方法和過程。6）。2）新建Verilog ，輸入程序代碼并保存，進行綜合編譯，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉?？尚薷某绦蛑?’h0：seg_r等式右邊數(shù)值，顯示其他字母符號，如seg_r=8’h89則輸出HHHHHHHH實驗五 動態(tài)數(shù)碼管顯示實驗一、實驗目的 學習動態(tài)掃描顯示的原理及電路的設(shè)計。 439。ha1。hc:seg_r = 839。 439。h90。h8:seg_r = 839。 439。h92。h4:seg_r = 839。 439。hf9。h0:seg_r = 839。 output[7:0] seg。對該工程文件進行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。 從Tools→MegaWizard PlugIn Manager…打開添加兆功能模塊向?qū)?，新建兆功能模塊。2）新建Verilog ，輸入程序代碼并保存，進行綜合編譯，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。公共端常被稱作位碼，而將其他的8位作段碼。實驗四 靜態(tài)數(shù)碼管顯示實驗一、實驗目的學習7段數(shù)碼管顯示譯碼器的設(shè)計，進一步了解、熟悉和掌握FPGA開發(fā)軟件QuartusII的使用方法及Verilog HDL的編程方法，學習LPM兆功能模塊的調(diào)用。 default: led_r = 839。b10000000。b11011111:led_r = 839。 839。b11111000。b11111101:led_r = 839。 case(buffer_r) 839。 reg[7:0] led_r。拿出下載電纜，并將此電纜的兩端分別接到PC機的并口和QuickSOPC核芯板上的JTAG下載口上，打開電源，執(zhí)行下載命令，把程序下載到FPGA器件中，觀察發(fā)光管LED1LED8的亮滅狀態(tài)，按下KEY1KEY8的任一鍵，再次觀察發(fā)光管的狀態(tài)。2）新建Verilog ，輸入程序代碼并保存，進行綜合編譯，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。二、實驗內(nèi)容 本實驗的內(nèi)容是要求在SmartSOPC實驗箱上完成對8個鍵盤KEY1KEY8進行監(jiān)控，一旦有鍵輸入判斷其鍵值，并點亮相應個發(fā)光二級管，如若KEY3按下，則點亮LED1LED3發(fā)光管。int_div u1( .clock(clock),.clk_out(p))。示例程序如下：module topled (clock,led)。 若將程序中l(wèi)ed_r=led_r1。b1:139。Q = Q+139。reg [15:0] Q。b111111111。 assign led = led_r[7:0]。五、實驗程序 module ledwater(led,clk)。對該工程文件進行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。4）。更改F_DIV和F_DIV_WIDTH的參數(shù)值即可實現(xiàn)不同的分頻系數(shù)。就可以實現(xiàn)LED流水燈。實驗二 流水燈實驗一、實驗目的 通過此實驗讓用戶進一步了解、熟悉和掌握CPLD/FPGA開發(fā)軟件的使用方法及Verilog HDL的編程方法。b10101010。（3）查看編譯報告4）下載硬件設(shè)計到目標FPGA使用下載電纜連接實驗箱的JTAG口與主計算機，接通實驗箱電源。（3）（4）添加引腳和其它基本單元（5）（6）器件和管腳的其它設(shè)置 將沒有用到的管腳設(shè)置為三態(tài)輸入。 Synthesis 進行綜合編譯，也可使用工具欄的綜合編譯按鈕啟動編譯。（2）建立圖形設(shè)計文件從File→New…打開新建文件對話框，選擇Block/Schematic 。做為輸出口時，F(xiàn)PGA的I/O口可以吸收最大為24mA的電流，可以直接驅(qū)動發(fā)光二極管LED等器件。二、實驗內(nèi)容 本實驗的內(nèi)容是建立可用于控制LED亮/滅的簡單硬件電路，要求點亮SmartSOPC實驗箱上的4個發(fā)光二極管（LEDLEDLED5和LED7）。本實驗力求以詳細的步驟和講解讓讀者以最快的方式了解EDA技術(shù)開發(fā)以及軟件的使用，從而快速入門并激起讀者對EDA技術(shù)的興趣。FPGA每個I/O口可以配置為輸入、輸出、雙向I/O、集電極開路和三態(tài)門等各種組態(tài)。工程向?qū)υ捒蛑饕ǎ?、名稱和頂層實體?！鶶tart→Start Analysis amp。b．在File→Create/Updata項選擇Create Symbol File for Current file ，單擊確定。出現(xiàn)的警告信息忽略不計。 assign led = 839。可以修改程序中的assign語句中的led的取值，實現(xiàn)將不同位置的led燈的點亮。三、實驗原
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