【正文】 48 涉密論文按學(xué)校規(guī)定處理。對本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。amp。 end // else if(down) begin if(f1lowamp。 des[7]=0。 des[5]=0。 des[3]=0。 41 des[1]=0。b0000。end // if({o1,o2,o3,o4,o5,o6,o7,o8}==839。!d8)high=7。if((low6||low==439。amp。b000)low=4。if(high4amp。{d4,d5,d6,d7,d8}==539。b000000)high=2。 reg[3:0] low,high,f1。o6。 導(dǎo)師淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和一絲不茍的工作作風(fēng)，令我深感佩服，受益非淺。 Verilog HDL適合算法級、寄存器傳輸級、門級和版圖級等各個(gè)層次的設(shè)計(jì)和描述。通過仿真波形可以清楚的看出是否實(shí)現(xiàn)了預(yù)計(jì)要求的功能，幫助查缺補(bǔ)漏，提高了檢修的速度，減少故障損失。如果無其他請求，則停留在當(dāng)前層，如果有兩個(gè)同時(shí)請求信號，則判斷請求信號離當(dāng)前層的距離，先響應(yīng)距離近的請求， 再響應(yīng)較遠(yuǎn)的請求，每個(gè)請求信號保留至執(zhí)行后清除。amp。 end else if(o8amp。 end else if(o6amp。 end else if(o4amp。 end else if(o2amp。b0000。if(high=8)high=8。amp。b00)high=6。b0000)amp。{d1,d2,d3}==339。end if(d4)begin des[4]=1。amp。{d3,d4,d5,d6,d7,d8}==639。 (1)請求模塊 在請求信號輸入模塊中，設(shè)置 8 個(gè)開關(guān)電平信號， d d d dd d d d8 表示 8 個(gè)樓層的請求信號，每次最多允許兩個(gè)信號同時(shí)請求。 clk:時(shí)鐘信號； d1,d2,d3,d4,d5,d6,d7,d8:樓層請求信號； o1。其控制器系統(tǒng)框圖如圖 314 所示。 程序編譯完成后，接下來就是波形的仿真了，單擊菜單欄中的“ ”圖標(biāo)，會(huì)彈出一個(gè)對話框，選擇“ Waveform Editor file”后點(diǎn)擊“ OK”鍵，就進(jìn)入波形仿真的界面了。 21 圖 36 在編譯過程中所有信息、錯(cuò)誤和警告都會(huì)在自動(dòng)打開的信息處理窗口中顯示出來。 完成文本輸入之后，選擇菜單“ File”→“ Save As”保存文件與程序中 Module 后的文件名相同，文件名為“ jinji”，如圖 33。 if(nf) begin if(fl==439。 先打來 MAX+Plus II 軟件，然后在菜單欄中，選擇“ File”，接著點(diǎn)“ New”會(huì) 出現(xiàn)一個(gè)對話框，該對話框中有四個(gè)選項(xiàng)，分別是原理圖形式、編輯文件形式、文本形式、波形形式，編程是在文本形式下完成的，所以選中文本形式，點(diǎn)擊“ OK”鍵，如圖 32 所示： 圖 32 17 選擇第三個(gè) Text Editor file 進(jìn)行文本輸入，建立文本形式后，就可以進(jìn)行編程了，編程時(shí)要注意避免錯(cuò)誤。 在采用 Verilog HDL進(jìn)行設(shè) 計(jì)的時(shí)候，由于 Verilog 語言的標(biāo)準(zhǔn)化 ，可以很容易地把完成的設(shè)計(jì)移植到不同廠家的不同中去。 硬件描述 語言的發(fā)展至今不過 20 年左右的歷史，已成功用于系統(tǒng)開發(fā)的各個(gè)階段：設(shè)計(jì)、綜合、仿真、驗(yàn)證等。圖形輸入法是設(shè)計(jì)規(guī)模較小的電路是經(jīng)常采用的方法，這種方法直接把設(shè)計(jì)的系統(tǒng)用原理圖的方式表現(xiàn)出來，具有直觀、形象的優(yōu)點(diǎn)，尤其對表現(xiàn)層次結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便。 11 第 3 章 控制系統(tǒng)軟件控制回路 隨著電子工業(yè)的發(fā)展，新技術(shù)、新產(chǎn)品不斷用于電梯控制系統(tǒng)，如無觸點(diǎn)半導(dǎo)體邏輯控制晶閘管（俗稱可控硅）的應(yīng)用；繼承電路和數(shù)字控制、電腦和機(jī)群控制及調(diào)頻調(diào)壓技術(shù)的應(yīng)用；拖動(dòng)系統(tǒng)建華、性能提高等。而交— 直 — 交變頻器則是先把工頻交流電通過整流器變成直流電，然后再把直流變換成頻率、電壓均可能控制的交流電，又稱間接式變頻器。改變其同步轉(zhuǎn)速，實(shí)現(xiàn)調(diào)速運(yùn)行。 7 第 2 章 硬 件 控 制 控制系統(tǒng)硬件設(shè)計(jì)由調(diào)速系統(tǒng)設(shè)計(jì)和 Verilog HDL控制系統(tǒng)設(shè)計(jì)兩部分組成。 設(shè)有電梯所在位置指示裝置及電梯運(yùn)行模式（上升或下降）指示裝置。 目前，我國國產(chǎn)電梯大部分為繼電器及 PLC 控制方式，繼電器控制系統(tǒng)性能不穩(wěn)定、故障率高，大大降低了電梯的舒適性、可靠性和安全性，經(jīng)常造成停梯，給乘用人員的生活和工作帶來了很多不便，因而傳統(tǒng)的電梯控制系統(tǒng)的更新勢在必行； PLC（可編程控制器）在電梯控制中得到了廣泛的應(yīng)用。電梯是現(xiàn)代高層建筑的垂直交通工具，其設(shè)計(jì)要求穩(wěn)定性、安全性及高。目前電梯的生產(chǎn)情況和使用數(shù)量已成為一個(gè)國家現(xiàn)代化程度的標(biāo)志之一。本次設(shè)計(jì)的電梯主要用于居民上、下樓使用。 電梯初始狀態(tài)為層，處在 開門狀態(tài)，開門指示燈亮。 8 變頻器的工作原理 在交流異步電動(dòng)機(jī)的諸多調(diào)速方法中，變頻調(diào)速的性能最好。 由上式可見，Φ m的值是由 1E 和 1f 共同決定的，對 1E 和 1f 進(jìn)行適當(dāng)?shù)目刂?，就可以使氣隙磁場通?m保持額 定不變。 控制回路：為主回路提供 V/F 協(xié)調(diào)控制指令信號的回路，由頻率、電壓的運(yùn)算回路、主回路的電壓 /電流檢測回路、控制信號放大的驅(qū)動(dòng)電路以及逆變器和電動(dòng)機(jī)的保護(hù)回路組成。無論何種電梯，無論其運(yùn)行速度有多大，自動(dòng)化程度有多高，電梯的電氣自動(dòng)控制系統(tǒng)所要達(dá)到的目標(biāo)是相類同的。 硬件描述語言（ HDL， Hardware Description Language） 是一種用文本形式來描述和設(shè)計(jì)電路的語言。 Verilog HDL 的 特 點(diǎn) Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言，那時(shí)它只是一種專用語言，由于他們的模擬、仿真器的產(chǎn)品應(yīng)用廣泛使用 Verilog HDL 作為一種便于使用的且實(shí)用的語言逐漸為眾多設(shè)計(jì)者所接受。這次的設(shè)計(jì)應(yīng)用的為 Verilog HDL。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf。 {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。在編譯前應(yīng)完成以下操作： （ 1）為設(shè)計(jì)指定器件，并鎖定引腳； （ 2）選擇設(shè)計(jì)規(guī)則檢查； （ 3）設(shè)定全局邏輯綜合有關(guān)選項(xiàng)； （ 4）設(shè)置全局定時(shí)要求； （ 5）打開功能仿真器或定時(shí)模擬器、網(wǎng)表文件提取器； （ 6）指定在 .rpt 文件中報(bào)告內(nèi)容。 （ 2）面向其他 EDA 工具的輸出文本，如 EDIF 文件等。點(diǎn)擊“ Start”進(jìn)行仿真，無錯(cuò)誤后會(huì)有圖 311 所示 圖 310 圖 311 25 點(diǎn)擊“ Open SCF”，就會(huì)出現(xiàn)仿真圖了，如圖 312 所示 圖 312 當(dāng) 緊急按鈕按下，電梯門立即關(guān)閉樓層顯示信號一直從當(dāng)前樓層依次降到一樓，程序直到電梯運(yùn)行到一樓為止，在此期間其他的呼叫均不響應(yīng)。 reg[8:1] des。o6。end if(d2)begin des[2]=1。!d1)low=3。amp。if((low4||low==439。{d6,d7,d8}==339。if(high6amp。b00000)low=6。{d1,d2,d3,d4,d5,d6}==639。 if(low==f1) low=439。amp。amp。amp。amp。b0000amp。用 CLK 脈沖控制電梯用動(dòng)，每來一個(gè) CLK 脈沖電梯升（降）一層。 設(shè)計(jì)者只需有 MAX+Plus II 軟件，便可實(shí)現(xiàn)從文本輸入到管腳分配的全過程 ，而采用 Verilog HDL 硬件語言進(jìn)行電子電路的設(shè)計(jì) ,其特點(diǎn)是以軟件工具為核心 ,通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計(jì)、電路分析 (邏輯功能仿真 )、糾錯(cuò)和驗(yàn)證、自動(dòng)布局布線、時(shí)序仿真 (布線延遲分析 )等各項(xiàng)測試工作 ,最后可通過綜合器和適配器生成最終的目標(biāo)器件 ,從而實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)。 根據(jù)設(shè)計(jì)題目查找所要用到的資料，之后來確定具體的設(shè)計(jì)方案，以及所需的軟、硬件。自己要學(xué)的知識真的是太多太多了，難怪老話有“活到老，學(xué)到老”之說，今后還要在學(xué)習(xí)工作中不斷充實(shí)自己。o3。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down。if(high2amp。end if(d3)begin des[3]=1。{d1,d2}==239。b0000)amp。b000)high=5。amp。end if(d7)begin des[7]=1。b000000)low=7。b101) begin count=0。 end else if(o1amp。 end else if(o3amp。 end else if(o5amp。 end else if(o7amp。 end //else if(up) begin if(f1high) begin {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。 end else down=0。 end else if(highf1)