基于cpld的汽車尾燈控制器設(shè)計(jì)報(bào)告-預(yù)覽頁
【正文】 理 （1）在LED1LED8引腳上周期性的輸出流水?dāng)?shù)據(jù)，如原來輸出的數(shù)據(jù)是11111100則表示點(diǎn)亮LEDLED2，流水一次后，輸出的數(shù)據(jù)應(yīng)該為11111000，而此時(shí)則應(yīng)點(diǎn)亮LED1LED3三個(gè)LED發(fā)光二級(jí)管。輸入時(shí)鐘為clock，輸入時(shí)鐘為clk_out。3）從設(shè)計(jì)文件創(chuàng)建模塊。7）。9）更改分頻模塊（int_div）的分頻系數(shù)，并重新編譯下載，觀察流水燈的變化。 reg[8:0] led_r。d0) led_r = 939。output clkout。d0。d2400000)?139。 更改分頻系數(shù)，修改F_DIV和F_DIV_WIDTH的值，如F_DIV=4800 0000，F(xiàn)_DIV_WIDT=26，則led燈點(diǎn)亮速度較之前有所減慢。 除了使用圖形文件的頂層文件格式也可使用文本文件。wire p。學(xué)習(xí)和體會(huì)分支條件語句case的使用方法及FPGA I/O口的輸出控制。四、實(shí)驗(yàn)步驟1）啟動(dòng)QuartusII建立一個(gè)空白工程，（具體步驟參見實(shí)驗(yàn)一）。5）最后拿出跳線短接帽跳接到JP6的LED0LEDKEY1KEY8使LED1LED8和KEY1KEY8和芯片對(duì)應(yīng)的引腳相連。 output[7:0] led。 always(key) begin buffer_r = key。 839。b11111011:led_r = 839。b11110000。 839。b10111111:led_r = 839。b00000000。由于核心板只有4個(gè)按鍵所以只能測(cè)試key1key4的功能。三、實(shí)驗(yàn)原理 （1）常見的數(shù)碼管有共陰和共陽2中，共陰數(shù)碼管是將8個(gè)發(fā)光二極管的陰極連接在一起作為公共端，共陽級(jí)數(shù)碼管是將8個(gè)發(fā)光二極管的陽極連接在一起最為公共端。 （3）系統(tǒng)框圖如下：四、實(shí)驗(yàn)步驟1）啟動(dòng)QuartusII建立一個(gè)空白工程，（具體步驟參見實(shí)驗(yàn)一）。5）添加4位計(jì)數(shù)器兆功能模塊。8）。 input[3:0] d。 always (d)begin case(d) 439。h1:seg_r = 839。ha4。 439。h5:seg_r = 839。h82。 439。h9:seg_r = 839。h88。 439。hd:seg_r = 839。h86。 endcaseendendmodule六、結(jié)果分析下載后，觀察數(shù)碼管，8個(gè)數(shù)碼管循環(huán)顯示00000000~FFFFFFFF，本實(shí)驗(yàn)用共陽極數(shù)碼管，某個(gè)段輸出低電平‘0’，則相應(yīng)段就亮。三、實(shí)驗(yàn)原理 8個(gè)數(shù)碼管，其中每個(gè)數(shù)碼管的8個(gè)段：a、b、c、d、e、f、g、h都分別連到seg0seg7，8個(gè)數(shù)碼管分別由8個(gè)連通信號(hào)dig0dig7來選擇。四、實(shí)驗(yàn)步驟1）啟動(dòng)QuartusII建立一個(gè)空白工程，（具體步驟參見實(shí)驗(yàn)一）。5）添加常量兆功能模塊。硬件連接、下載程序。 input[31:0] d。 reg[7:0] dig_r。assign seg = seg_r。d0:disp_dat = d[31:28]。d2:disp_dat = d[23:20]。d4:disp_dat = d[15:12]。d6:disp_dat = d[7:4]。d0:dig_r = 839。b10111111。 339。d4:dig_r = 839。b11111011。 339。h0:seg_r = 839。hf9。 439。h4:seg_r = 839。h92。 439。h8:seg_r = 839。h90。 439。hc:seg_r = 839。ha1。 439。修改分頻模塊的參數(shù)F_DIV:48000000,F_DIV_WIDTH:26,重新編譯下載觀察數(shù)碼管，則可以看到“12345678”，八個(gè)數(shù)字依次輪流顯示每次值有1個(gè)數(shù)碼管顯示其余不顯示。三、實(shí)驗(yàn)原理 數(shù)控分頻器的功能就是當(dāng)輸入端輸入不同的數(shù)據(jù)時(shí)，產(chǎn)生不同的分頻比，從而產(chǎn)生不同的頻率值，本例是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。 4）分配引腳，將未使用的管教設(shè)置為三態(tài)輸入。input clock。wire a。key_led U3 (.clock(clock),.key(key),.hex(b),.seg(seg),.dig(dig))。學(xué)習(xí)verilog HDL編程例化語句的使用。計(jì)數(shù)器由八個(gè)十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)組成。 //系統(tǒng)時(shí)鐘input freq_input。 //輸出頻率信號(hào)，用于測(cè)試reg [25:0] counter。wire divide_clk。 //動(dòng)態(tài)掃描時(shí)鐘assign test = counter[9:0]。b1。endalways (posedge clock) begin if(divide_clk) rst = 139。endt10 u1(.clock(freq_input),.rst(rst),.cin(139。t10 u4(.clock(freq_input),.rst(rst),.cin(cout3),.cout(cout4),.dout(pre_freq[15:12]))。t10 u8(.clock(freq_input),.rst(rst),.cin(cout7),.cout(),.dout(pre_freq[31:28]))。四、實(shí)驗(yàn)步驟1） 2）分配引腳，未使用的管腳設(shè)為三態(tài)
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