【正文】 控制模塊進行底層文件設(shè)計， 然后通過調(diào)用底層文件完成八路彩燈控制器頂層文件的設(shè)計。 作者簽名： 日期： 年 月 日 畢業(yè)設(shè)計（論文）任務(wù)書 題目： 基于 CPLD 的彩燈控制器設(shè)計 姓名 院 專業(yè) 班級 學(xué)號 指導(dǎo)老師 職稱 教研室主任 一、 基本任務(wù)和設(shè)計要求： 要求提出一種基于 CPLD 的 LED 控制方案，實現(xiàn)對 LED 燈的控制，以 CPLD 作為主控核心，顯 示、驅(qū)動等模塊組成核心控制模塊。 彩燈控制 。在編程器中編好各種彩燈花樣變化的程序 ,經(jīng)檢查正確無誤后送到可編程控制器中運行 ,控制器輸出端就可以驅(qū)動多路彩燈點亮 ,其彩燈花樣變化及各花樣之間的轉(zhuǎn)換均可實現(xiàn)自動完成 ,這就是可編程彩燈控制器的杰作 ,它使得彩燈變化更加豐富多彩漂亮迷人 ,這是迄今為止任何一種其他彩燈控制器所無法比擬的。利 基于 CPLD 的彩燈控制器設(shè)計 2 用這些工具，設(shè)計師能在產(chǎn)品制作之前預(yù)知產(chǎn)品的功能與性能，能生成產(chǎn)品制造文件，使設(shè)計階段對產(chǎn)品性 能的分析前進了一大步。由于 CPLD 內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點 。掉電后， CPLD 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， CPLD 能夠反復(fù)使用。 盡管 FPGA 和 CPLD 都是可編程 ASIC 器件 ,有很多共同特點 ,但由于CPLD 和 FPGA 結(jié)構(gòu) 上的差異 ,具有各自的特點 : ① CPLD 更適合完成各種算法和組合邏輯 ,FPGA 更適合于完成時序邏輯。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部 存儲器 芯片 ,使用簡單。 ⑧ CPLD 保密性好 ,FPGA 保密性差。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從 邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 使用 New Project Wizard 新建一個工程的過程： （ 1）制定工程的文件存放目錄、工程名以及最頂層的設(shè)計實體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計實體名是相同的。 過去彩燈控制器多采用 EPROM 和相應(yīng)的邏輯電路來完成，也有采用一些專 用彩燈控制芯片的控制器所需的電路較多，制作不易改變，且所需控制的彩燈路數(shù)越多，擴展起來也比較繁雜；而后者由于電路已確定，控制方式不能任意改變，功能較為單一。 彩燈的發(fā)展趨勢有 : （ 1）向高效節(jié)能方向發(fā)展 首先采用節(jié)能光源，然后是按照節(jié)能光的尺寸、形狀， 精心設(shè)計燈具的光學(xué)系統(tǒng)，真正的提高燈光的有效利用率。時鐘信號 CLK由外部輸入到節(jié)拍發(fā)生器，節(jié)拍選擇信號 OPT先輸入到控制器．再由控制器輸出選擇控制信號Y到節(jié)拍發(fā)生器，隨 時控制快慢節(jié)拍的轉(zhuǎn)換。 ：為節(jié)拍發(fā)生器和編碼電路提供控制信號，同步整個系統(tǒng)的工作控制器通過控制編碼電路中各個模塊的交替工作來實現(xiàn)各個花型的轉(zhuǎn)換。它將花型控制與節(jié)拍控制兩種功能融合在一起，是考慮到只要計數(shù)器就可以實現(xiàn)其全部功能，且原理相對簡單。 模塊的設(shè)計使得程序得以實現(xiàn)，對于程序的理解和對模塊的設(shè)計緊密的聯(lián)系起來利用 EDA 技術(shù)方便快捷的實現(xiàn)了設(shè)計。當(dāng) OPT 為低電平時，輸出每經(jīng)過兩個時鐘周期進行翻轉(zhuǎn)，實現(xiàn)四分頻的快節(jié)奏；當(dāng) OPT 為高電平時，輸出每經(jīng)過四個時鐘周期進行翻轉(zhuǎn)，實 現(xiàn) 基于 CPLD 的彩燈控制器設(shè)計 12 把八分頻的慢節(jié)奏。 else counter=counter+39。 本段程序的作用是：當(dāng) OPT 為 ’0’時產(chǎn)生基準(zhǔn)時鐘頻率的 １＼４ 的時鐘信號，否則產(chǎn)生基準(zhǔn)時鐘頻率的 １＼８ 的時鐘信號。 CLR 圖 多種花型的狀態(tài)機實現(xiàn) S5 S3 S2 S1 S6 S0 S7 S14 S133 S122 S8 S10 S9 S26 ...... S4 S25 S27 S28 基于 CPLD 的彩燈控制器設(shè)計 15 本段程序的作用是定義二十九花型狀態(tài)，此二十九種花型可根據(jù)個人的喜好靈活進行調(diào)節(jié)和改變，這在很大程度上增加了程序本身的實用性，又由于是軟件程序設(shè)計，下載到硬件上后 LED 燈的排列和擺設(shè)更不受程序的影響，可隨意插放。then case state is when s0= state=s1。 led=00010000。 led=00000001。 3，對于頂層程序的設(shè)計，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計方式。仿真通過 ,即可下載到指定的 CPLD 芯片里面 ,并進行實際連線 ,進行最后的硬件測試。最終設(shè)計方案由一個八路彩燈花樣循環(huán)顯示控制器和一個時序控制分模塊組成。 八路彩燈輸出 end cotop。 led: out std_logic_vector(7 downto 0))。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計方式，也可以使用原理圖的設(shè)計方式。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？欤吹降默F(xiàn)象是每個花樣的 八 個彩燈同時被點亮，為了實現(xiàn)絢麗多彩的景象，必須要在程序中加一個分頻進程 。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？?，看到的現(xiàn)象是每個花樣的八個彩燈同時被點亮，為了實現(xiàn)絢麗多彩的景象，必須要在程序中加一個分頻進程。 例化時序控制模塊 u2:output port map(clk_tmp,clr,led)。 clkout: out std_logic)。 entity cotop is port ( clk: in std_logic。 基于 CPLD 的彩燈控制器設(shè)計 19 根據(jù)系統(tǒng)設(shè)計要求可知，整個系統(tǒng)共有三個輸入信號：控制彩燈節(jié)奏快慢的基準(zhǔn)時鐘信號 CLK,系統(tǒng)清零信號 CLR ，彩燈節(jié)奏快慢選擇開關(guān) OPT；共有八個輸出信號 LED[7..0]，分別用于控制八路彩燈。該程序充分地說明了用 VHDL 設(shè)計電路的簡單易修改 ,即可通過適當(dāng)?shù)馗淖兂绦蛑休敵鲎兞縼砀淖儾薀舻幕ㄐ汀Ｈ绻敫淖兌喾N花型的循環(huán)順序，只需修改部分狀態(tài)即可，本程序有很大的靈活性。 led=00000100。 led=01000000。 led=00000000。它的主要功能是使電路產(chǎn)生四種大花型，二十九種狀態(tài)并且循環(huán)顯示，以此實現(xiàn)本次設(shè)計要求實現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。 clk_tmp=not clk_tmp。 then if opt=39。時序控制模塊在本電路中起著至關(guān)重要的作用，它以彩燈閃動快慢節(jié)奏的變化實現(xiàn)了多路彩燈絢麗多彩的花型節(jié)奏變化。因此，我們選擇了方案二進行進一步的設(shè)計。根據(jù)多路彩燈控制器的設(shè)計原理，將整個控制器分為 兩 個部分，分別 為時序控制模塊和顯示控制模塊。 我們采取自頂向下的設(shè)計方法，將電路分為控制器和受控制器，各部分電路的作用如下： 1．受控電路包括節(jié)拍發(fā)生器、驅(qū)動電路和編碼電路。 （ 3）向多功能小型化發(fā)展 隨著緊湊型光源的發(fā)展鎮(zhèn)流 器等燈用電器配件的超小、超薄、各種新技術(shù)、新工藝的不斷采用，現(xiàn)代燈具正在向小型、實用和多功能方向發(fā)展。 目前市場上彩燈控制器的樣式有可編程彩燈控制器、 CEC 電腦彩燈控制器、EPROM 程控編碼彩燈控制器，聲控彩燈，音樂彩燈控制器，簡易循環(huán)彩燈，紅外線遙控彩燈控制器。 （ 5）最后一步系統(tǒng)將整體工程的各項參數(shù)和設(shè)置總結(jié)并顯示出來，這時即可完成工程的創(chuàng)建。 （ 4） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 基于 CPLD 的彩燈控制器設(shè)計 4 ⑦在編程方式上 ,CPLD主要是基于 E2PROM 或 FLASH存儲器編程 ,編程次數(shù)可達(dá) 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。因此， CPLD 的使用非常靈活。 經(jīng)過幾十年的發(fā)展，許多公司都開發(fā)出了 CPLD 可編程邏輯器件。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。 （ 2） 20 世紀(jì) 80 年代的 計算機輔助工程設(shè)計 CAE 階段 初級階段的硬件設(shè)計是用大量不同型號的標(biāo)準(zhǔn)芯片實現(xiàn)電子系統(tǒng)設(shè)計的。Timing control module。顯示控制模塊主要是通過狀態(tài)機實現(xiàn)八路彩燈的四種大花型，二十九種狀態(tài)的循環(huán)顯示。在主控模塊設(shè)有 8個 LED 發(fā)光二極管，根據(jù)用戶需要可以編寫各種亮燈模式。 時序控制模塊；顯示控制模塊； 基于 CPLD 的彩燈控制器設(shè)計 II The design of colored lantern controller based on CPLD [Abstract]:This article describes eightway lights control system based on the VHDL, This system is designed primarily include: timing control module, display control Control Module is mainly based on the input signals of different frequencies, different clock signals to the lantern display control module to control speed of lantern control module is mainly through the state machine implementation of four eightway lights pattern, according to cycle in 29 the design of the language used for VHDL timing control module