基于cpld的出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文-全文預(yù)覽
【正文】 3 downto 0)。 end ponent kmmoney。 signal kmtmp3 :std_logic_vector(3 downto 0)。 U4:kmmoney PORT MAP(clk,reset,timetmp,clktmp,kmtmp2,kmtmp3,count1,count2,count3)。 。 kmt3=kmtmp3。 U2:times PORT MAP(clk,reset,start,stop,sp,timetmp)。 signal timetmp:std_logic。 count2 :out std_logic_vector(3 downto 0)。 clkout :in std_logic。 end ponent kilometers。 ponent kilometers is 定義計(jì)程模塊 port( clkout,reset:in std_logic。 stop :in std_logic。 end ponent speed。 start:in std_logic。 count3:out std_logic_vector(3 downto 0) )。 kmt2:out std_logic_vector(3 downto 0)。 start :in std_logic。 1) TOP 模塊 library ieee。 count1=cash(3 downto 0)。 end if。 end if。 if 0000amp。 and enable=39。 else cash=reg2+0001。 if reg2(3 downto 0)+00011001then 產(chǎn)生進(jìn)位 reg2(7 downto 0):=reg2(7 downto 0)+00000111。139。139。 end process。139。 begin kmmoney1:PROCESS(cash,kmt2) 此進(jìn)程產(chǎn)生下一進(jìn)程的敏感信號(hào) begin if cash=000001000000then price=0100。 end kmmoney。 kmt3 :in std_logic_vector(3 downto 0)。 reset :in std_logic。 1)Kmmoney 模塊 library ieee。 kmt2=km_reg(7 downto 4)。 十分位向個(gè)分位進(jìn)位 else km_reg(3 downto 0):=km_reg(3 downto 0)+0001。 elsif clkout39。 architecture rtl of kilometers is begin process(clkout,reset) 啟動(dòng)進(jìn)程 variable km_reg:std_logic_vector(11 downto 0)。 kmt1:out std_logic_vector(3 downto 0)。 16 1)Kilometers 模塊 library ieee。 end case。 else timecount=39。 elsif stop=39。039。 t_state:=t1。 else t_state:=t0。039。event and clk=39。 begin if reset=39。 end times。 start:in std_logic。 加載庫文件 use 。 end if。 else t:=t+1。 有客上車但車速為 0，即剛上車還未起步 elsif t=kinside then t:=0。 if stop=39。 else s_state:=s0。039。event and clk=39。 if reset=39。 第四檔 when101=kinside:=12。 停止?fàn)顟B(tài)或空檔 when001=kinside:=28。 枚舉類型； variable s_state:state_type。 sp :in std_logic_vector(2 downto 0)。 entity speed is port( 定義輸入輸出端口 clk :in std_logic。在系統(tǒng)設(shè)計(jì)過程 中，我也遇到了較多的困難，我十分感謝我的朋友和老師給與我的幫助和支持，使我能順利完成本系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。并且， CPLD 器件的成本越來越低 ,這些都說明可編程器件已成為現(xiàn)在及未來很長一段時(shí)間的主流，用它來實(shí)現(xiàn)的出租車計(jì)費(fèi)器省去很多外圍電路，穩(wěn)定，簡單有效，將來必然可以設(shè)計(jì)出更多更強(qiáng)大的功能，提高產(chǎn)品競爭力。該數(shù)字實(shí)現(xiàn)系統(tǒng)分成兩部分，一是 FPGA 的下載板，它主要包括所使用的芯片、 RS232 接頭、接腳轉(zhuǎn)換插槽等；另一部分是 I/O實(shí)驗(yàn)板，它主要包括顯示、脈沖輸出等。 圖 54 計(jì)時(shí)模塊仿真波形圖 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊的仿真波形 圖如圖 55 所示。 圖 52 速度模塊仿真波形圖 計(jì)程模塊仿真 計(jì)程模塊的仿真波形如圖 53 所示。 圖 43 自動(dòng)清零電路 8 QuartusⅡ軟件介紹 QuartusⅡ是 Altera 公司自行設(shè)計(jì)的一個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，它提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； 芯片 (電路 )平面布局連線編輯； LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng) ，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTapⅡ邏輯分析工具進(jìn)行嵌入式的邏輯分析； 支持軟件源文件的添加和創(chuàng)建，并將它們連接起來生成編程文件； 使用組合編譯方法可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件、和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文 件； 仿真結(jié)果 整體仿真 對(duì)電路整體進(jìn)行仿真，得出如下仿真波形圖 51。 VHDL 語言的特殊性，不能在一個(gè)結(jié)構(gòu)中用兩個(gè)不同的動(dòng)作使其賦值。另外兩路開關(guān)，其中一路用于啟動(dòng)指示和啟動(dòng) /停止輸出信號(hào)給 CPLD 芯片的 I/O 口。電源又 ADDC開關(guān)電源供電。 Kmmoney2 用于判斷 timecount 和 clkout 的值，當(dāng)其為 1 時(shí)，總費(fèi)用加 1。當(dāng)記錄距離達(dá)到 3km 后， enable 信號(hào)為1，開始進(jìn)行每公里收費(fèi)。通過對(duì) sp 信號(hào)的判斷，當(dāng) sp=0，開始記錄時(shí) 間。通過對(duì) clkout 信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的距離 kmcount。 出租車計(jì)費(fèi)器主要模塊設(shè)計(jì) 速度模塊 速度模塊首先根據(jù) start 信號(hào)判斷是否開始計(jì)費(fèi)，然后根據(jù)輸入的速度檔位 sp 的判斷，確定行駛 100m 所需要的時(shí)鐘數(shù)，每前進(jìn) 100m，輸出一個(gè) clkout 信號(hào)。一個(gè) timecount 脈沖相當(dāng)于等待的時(shí)間達(dá)到了時(shí)間計(jì)費(fèi)的長度。 計(jì)時(shí)模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人或紅燈時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。其他寄存器和計(jì)數(shù)器等繼續(xù)保持為 0。 出租車計(jì)費(fèi)器的總體設(shè)計(jì) 出租車計(jì)費(fèi)標(biāo)準(zhǔn) 計(jì)費(fèi)標(biāo)準(zhǔn)為起步 3元，車行 3公里后為 元 /公里，當(dāng)計(jì)費(fèi)達(dá)到 20元后，每公里加收 50%的車費(fèi)，車停止每 3 分鐘增加 元。除此之外， VHDL 并不十分關(guān)心一個(gè)具體邏輯依靠何種方式實(shí)現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。 PLD 的總體結(jié)構(gòu)（以MAX7000 為例，其他型號(hào)的結(jié)構(gòu)與此都非常相似 見圖 21） : 圖 21 CPLD 基本結(jié)構(gòu) CPLD 的特點(diǎn) 3 Speed 模塊 Time 模塊 Kilometers 模塊 Kmmoney 模塊 總費(fèi)用 總里程 Reset Sp Start CPLD 具有 編程 靈活 、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的 原型設(shè)計(jì) 和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 [7] CPLD 的結(jié)構(gòu)與特點(diǎn) CPLD 主要是由可編程邏輯 宏單元 圍繞中心的可編程互連 矩陣 單元組成。 、 VHDL 介紹 CPLD 現(xiàn)狀及發(fā)展 2 20 世紀(jì) 70 年代，最早的 可編程邏輯器件 —— PLD 誕生了。
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