【正文】 1 ISWHEN 10|20|30|40|50|60|70|80|90|100=JFBZ1=39。 END IF。 ELSE MS:=MS+39。139。 THEN IF DDBZ=39。039。139。 SIGNAL BMS1: INTEGER RANGE 0 TO 99999。 XSLC: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。USE 。 END IF。139。 等待標(biāo)志判別進(jìn)程 PROCESS(WCLKCOU,T60S) IS BEGIN IF T60S39。 ELSE WCLKCOU=WCLKCOU+0000000000000001。139。139。 END IF。 ELSE CNT60=CNT60+39。139。139。 SIGNAL WCLKCOU:STD_LOGIC_VECTOR(15 DOWNTO 0)。 DDBZ:OUT STD_LOGIC)。USE 。 END PROCESS。否則CNT100加1 END IF。139。 ARCHITECTURE ART OF FPQ IS SIGNAL CNT100: INTEGER RANGE 0 TO 99。USE 。主要參考文獻(xiàn)[1]王誠， FPGA/CPLD 設(shè)計(jì)，人民郵電出版社，2011. [2]陳忠坪，電子工業(yè)出版社，2010. [3]，中科多媒體電子出版社，2011. [4]，重慶大學(xué)出版社，2008. [5]何賓. EDA原理，. [6]].清華大學(xué)出版社，2009.[7]郭照南. 電子技術(shù)與EDA技術(shù)課程設(shè)計(jì)，中南大學(xué)出版社，2010.[8潘松，黃繼業(yè). EDA技術(shù)實(shí)用教程—VHDL版(第四版)，電子工業(yè)出版社，2010.致 謝在這里，我要感謝肖老師，因?yàn)樾だ蠋熢谖议_發(fā)這個(gè)系統(tǒng)的過程是給我了很大的幫助，為了能完成這個(gè)系統(tǒng)，肖老師在指導(dǎo)思路和編寫模塊程序上給了我很大的幫助，這是肖老師對(duì)我的厚愛，也是肖老師對(duì)我的培養(yǎng)。同時(shí)由于MAX+plussII軟件的性能和本計(jì)費(fèi)系統(tǒng)的要求比較高，在功能仿真時(shí)，其仿真時(shí)間有限，有一個(gè)功能仿真圖是沒有做出拉力，那就是等待時(shí)間超過一小時(shí)的等待計(jì)費(fèi)，由于涉及到要判別是否等待時(shí)間超過一小時(shí)，所以仿真時(shí)間超長，計(jì)算機(jī)難以承受，所以就沒有對(duì)其進(jìn)行專門的仿真驗(yàn)證了。第7章 結(jié)束語經(jīng)過測試,本系統(tǒng)的所有功能均可正常運(yùn)行,并且達(dá)到預(yù)期效果,。　　(4)一個(gè)功能模塊最好按上升沿信號(hào)分多個(gè)進(jìn)程完成，各進(jìn)程間用信號(hào)聯(lián)系。同時(shí)我們?cè)谠O(shè)計(jì)中需注意的問題　　(1)在一個(gè)進(jìn)程中只允許一個(gè)信號(hào)上升沿作為觸發(fā)條件，且用觸發(fā)沿作為判別條件有利于系統(tǒng)實(shí)現(xiàn)的穩(wěn)定和精確，由于VHDL語言的特殊優(yōu)點(diǎn)，他不需要像單片機(jī)那樣的比較長等待延時(shí)來加以確定。與計(jì)費(fèi)系統(tǒng)仿真的結(jié)果一致，而且由上仿真圖還可以看出，按要求設(shè)置的熄燈標(biāo)志有效，從而初步論證計(jì)費(fèi)系統(tǒng)等候計(jì)時(shí)和等候收費(fèi)設(shè)計(jì)有效。（時(shí)段標(biāo)志為1）圖55功能仿真圖說明：當(dāng)輸入適當(dāng)?shù)念l率（sclk）和速度脈沖（wclk）時(shí)，可仿真計(jì)費(fèi)系統(tǒng)的計(jì)費(fèi)功能，當(dāng)計(jì)費(fèi)系統(tǒng)顯示里程為３千米時(shí)，得到的里程費(fèi)用為６８０分。（sdbz）為0時(shí)的出租車計(jì)費(fèi)仿真圖圖53出租車計(jì)費(fèi)系統(tǒng)功能仿真圖說明：當(dāng)輸入適當(dāng)?shù)念l率(sclk)和速度脈沖(wclk)時(shí)，可仿真計(jì)費(fèi)系統(tǒng)的計(jì)費(fèi)功能，當(dāng)計(jì)費(fèi)系統(tǒng)顯示里程為９．９千米時(shí)，得到的里程費(fèi)用為１４８０分。并且該仿真圖也說明了出租車的分頻器模塊能正常運(yùn)行，即進(jìn)行200分頻，產(chǎn)生秒秒沖。當(dāng)然用戶要是想用其他的全局時(shí)鐘，就必須要把51 擴(kuò)展部分的兩個(gè)全局時(shí)鐘連接其他的時(shí)鐘源。 復(fù)位開發(fā)板上有兩個(gè)復(fù)位按鍵，一個(gè)叫做硬件復(fù)位，按下此鍵，所有FPGA的代碼重新從EPCS1里面讀到FPGA，程序從新開始運(yùn)行，該引腳接到FPGA 的nCONFIG 引腳，該引腳為低電平是代碼重新開始配置。和51 配合使用的時(shí)候，51 和FPGA之間是總線的接口，F(xiàn)PGA相當(dāng)于是51 的一個(gè)存儲(chǔ)器映射外設(shè)，操作的時(shí)候注意讀寫，另外不使用的時(shí)候要把數(shù)據(jù)線變?yōu)槿龖B(tài)。LED外部時(shí)鐘FPGA復(fù)位開關(guān)擴(kuò)展接口濾波電容MCU接口接口用戶接口JTAG電源圖42 FPGA硬件結(jié)構(gòu)框圖FPGA 一共144 個(gè)引腳就是和以上8 個(gè)部分連接。這樣，F(xiàn)PGA就需要非易失性存儲(chǔ)器用來存放代碼，每次上點(diǎn)后把代碼從配置芯片讀掃FPGA然后運(yùn)行。SEL與被傳送數(shù)據(jù)的具體關(guān)系如表（1）所示表（1） 第4章 計(jì)費(fèi)系統(tǒng)硬件設(shè)計(jì)與實(shí)現(xiàn) 電源電路設(shè)計(jì)板子由外部提供5V 電源，使用的圓頭插座的封裝，可以直接用5V 的電源適配器插上使用，不需要直流穩(wěn)壓電源，F(xiàn)PGA 的IO ，所以用上兩個(gè)LEO，一個(gè)將5V ， ，加上一些濾波電容， 的電源指示燈，表示電源是否正常，還有防反插二極管，防止電源反插，對(duì)器件造成損壞電路圖如圖41所示。 里程計(jì)費(fèi)模塊LCJF 圖36里程計(jì)算模塊的軟件生成圖形如圖36所示，在計(jì)費(fèi)標(biāo)志信號(hào)JFBZ、等待標(biāo)志信號(hào)DDBZ、里程標(biāo)志信號(hào)LCBZ和時(shí)段標(biāo)志信號(hào)XDBZ等信號(hào)的控制下，計(jì)算行駛里程超過2 km以上里程的費(fèi)用LCFY。 1 本計(jì)費(fèi)系統(tǒng)程序流程如圖下圖32所示，根據(jù)程序流程圖，我們可以很清晰地看到程序的流程步驟。(5) 費(fèi)用的計(jì)算，當(dāng)里程小于3 km時(shí)，按起價(jià)計(jì)算費(fèi)用；當(dāng)里程大于3 km時(shí)按下式計(jì)算費(fèi)用： 費(fèi)用=里程╳里程單價(jià)+等候時(shí)間╳等候單價(jià) (6) 費(fèi)用的顯示，用五位數(shù)字顯示，顯示方式為“”，單價(jià)為元。 (1) 里程，即汽車行駛里程，用四位數(shù)字顯示，顯示方式為“”，單位為km， km?？尚行院芨撸译娐泛唵?，大大減少外圍器件，可以用軟件完全仿真，靈活度高，可以設(shè)計(jì)一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的FPGA或CPLD片上通用。3．固定化，如果需要改變顯示內(nèi)容，甚至需要整個(gè)設(shè)備的更換，不利于產(chǎn)品的理想升級(jí)。傳統(tǒng)計(jì)費(fèi)器的不足可以體現(xiàn)在以下幾點(diǎn)：1．產(chǎn)品更新周期長傳統(tǒng)計(jì)費(fèi)器利用MCU如89C51單片機(jī)實(shí)現(xiàn)汽車計(jì)費(fèi)器的設(shè)計(jì)，大部分的功能可以用片機(jī)來實(shí)現(xiàn)。 第2章 計(jì)費(fèi)系統(tǒng)的方案比較與要求出租車計(jì)費(fèi)器現(xiàn)狀和挑戰(zhàn)最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，出租車計(jì)費(fèi)器的市場非常龐大?；贔PGA的出租車計(jì)費(fèi)器不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，特別是對(duì)小批量、多品種的產(chǎn)品需求，基于FPGA的出租車計(jì)費(fèi)器已成首選。以出租車多功能計(jì)費(fèi)器為例，傳統(tǒng)的計(jì)費(fèi)器常以MCS251系列單片機(jī)為其核心主控部件，如89C51RC2， LPD78F0034 等，該系列的單片機(jī)工作頻率一般不大于24MHz，而且可擴(kuò)展的資源有限， 最大能夠擴(kuò)展的程序空間和內(nèi)存空間一般都只有64kB，很難勝任出租車多功能計(jì)費(fèi)器的不斷升級(jí)要求。它關(guān)系著交易雙方的利益。現(xiàn)代出租車計(jì)價(jià)器的模型也就基本具備了，它可以完成計(jì)程，計(jì)價(jià)，顯示等基本工作。 隨著科學(xué)技術(shù)的發(fā)展，產(chǎn)生了第二代計(jì)價(jià)器。FPJA 目 錄第1章 前 言 5 5 5第2章 計(jì)費(fèi)系統(tǒng)的方案比較與要求 6 6 7第三章 出租車計(jì)費(fèi)系統(tǒng)軟件設(shè)計(jì)與實(shí)現(xiàn) 7 系統(tǒng)總體實(shí)現(xiàn)模塊頂層設(shè)計(jì)圖 7 8 系統(tǒng)各功能模塊的實(shí)現(xiàn) 9 分頻器模塊FPQ 9 等待判別模塊DDPB 9 里程計(jì)算模塊LCJS 9 里程計(jì)費(fèi)模塊LCJF 10 等待計(jì)時(shí)模塊DDJS 10 等待計(jì)費(fèi)模塊DDJF 10 輸出數(shù)據(jù)選擇模塊SCXZ 11第4章 計(jì)費(fèi)系統(tǒng)硬件設(shè)計(jì)與實(shí)現(xiàn) 11 電源電路設(shè)計(jì) 11 下載配置的電路設(shè)計(jì) 12 FPGA芯片及其外圍電路設(shè)計(jì) 12 FPGA的硬件結(jié)構(gòu)圖 12 按鍵和LED 13 復(fù)位 13 外部時(shí)鐘 14第5章 計(jì)費(fèi)系統(tǒng)設(shè)計(jì)功能仿真 15 15（sdbz）時(shí)的出租車計(jì)費(fèi)仿真圖 16（sdbz）為0時(shí)的出租車計(jì)費(fèi)仿真圖 17 里程在三千米內(nèi)的計(jì)費(fèi)仿真圖（時(shí)段標(biāo)志為0） 18（時(shí)段標(biāo)志為1） 19 20第6章 設(shè)計(jì)系統(tǒng)的方案結(jié)論 21第7章 結(jié)束語 21主要參考文獻(xiàn) 22致 謝 22附錄 23系統(tǒng)所用模塊源程序和編譯框圖 23