【正文】 t prepared using VHDL modules, Then toplevel diagram of the functional modules will be linked up. models adjustment module Not a single cab models, all models have a diameter of the tires are different. According to the survey, roughly four existing taxi tire diameter, the diameter of 520mm,540mm. ,560 and Devices. To enable the 100 different models were given a taxi traveling every a pulse, through 華東交通大學畢設計 29 the provision of prefabricated divider to plete the coefficient. Wheel diameter under the subfrequency coefficients were calculated for 61,59,57 and 55. Prefabricated data control switches installed by the two models. DIP switches wheel diameter relationship with the state as shown in Table 1 (in which 1 for switching, 0 for the low level). Table 1 models installed Wheel diameter (mm) 520 540 560 580 DIP switches (two) 00 01 10 11 Prefabricated parameters, the use of With_Select phrases (GA) has done frequency options. With select cartype Typecounter= 111101 when 00, 520mm 111011 when 01 540mm 111001 when 10, 560mm 111000 when 11, 580mm 000000 when others。39。vent and scp=39。 Clkl_label。 Else data (0) = 39。 Dynamic scanning pulse given by the external circuit。 End if。 can be seen above procedures, and to place the data shown in the election of a signal synchronization. Figure 3 Dynamic scanning circuit decimal point in the show decoding circuit can not be pleted. Because the location is fixed decimal point, it may be another signal counter the synchronous control signal DP. VHDL program is as follows: If (count: 101 or count= 001), then data (0) = 39。THEN count=count+1。 Datal (8 downto 5): =datal (8 downto 5) +1 End if。 End if。 基于 FPGA 的出租車計費系統(tǒng)設計 26 謝辭 大學四年的學習階段伴隨著論文的完成就要結束了，在這里我要向所有關心、幫助我的老師、同學和朋友致以衷心的感謝！ 感謝我的畢業(yè)設計指導老師 王 傳云 老師 。當為“ 11” 選擇輸出行路。， 并無防作弊功能，因此還不適用于實際。 找 資料的路徑 很 單一，不知道 從 多 方面查詢，只將查找范圍局限于網(wǎng)絡 論壇 ，因此很多資料 并不是正確的而且還誤導了自己 。 因此我認為 未來的 出租車計費器的研究工作將轉向 如何 解決 以上幾個問題 。 結論 本課題實現(xiàn)現(xiàn)在已經(jīng)存在一出租車計費器的一般功能 ，如計費， 等待 計時， 里程計算，以及費用，時間和里程的顯示功能 。 end if。 cha3=c3。m1。cha0=0000。km0=0000。039。 七段顯示數(shù)碼管 （ 1） 七段數(shù)碼顯示管的電路圖符號圖如下圖 5－ 13 所示 . 圖 5－ 13七段數(shù)碼顯示管電路符號圖 （ 2） 七段數(shù)碼顯示管的波形仿真圖如下圖 5－ 14所示： 基于 FPGA 的出租車計費系統(tǒng)設計 22 圖 514 七段數(shù) 譯碼顯示 仿真圖 2） 譯碼顯示輸出部分 （ 1） 的電路符號圖如下圖 5－ 15所示： 圖 515 譯碼顯示輸出部分 電路符號圖 譯碼顯示輸出部分的主要代碼如下： if f_139。 1） 這里的譯碼顯示模塊包括四個譯碼器和四個七段顯示數(shù)碼管 。 end if。 else 華東交通大學畢設計 21 k1=k1+1。 elsif stop=39。 （ 1） 計程部分的電路符號圖 如下圖示 5－ 11所示 ： 完成計程部分的主 要源代碼如下如所： if start=39。 （ 2）計時部分的波形仿真圖如圖 5－ 10所示： m0的計時輸出為 4 分鐘。 else m0=m0+1。 ―― 此 IF語句完成等待計時 if m0=1001 then m0=0000。 此部分代碼完成等待超過 2 分鐘時的計費功能 。)then if(c1515)then――此 IF 語句完成等待計費功能 。 end if。 圖 57計價部分的電路符號圖 計價部分 的主要源代碼如下所示： if en0=39。 計量模塊其實在整個系統(tǒng)中就充當一個計算器的功能 。 end if。m000000010 then 此 IF語句得到 en1 使能信號 en1=39。139。 else en0=39。039。039。039。 描述了出租車計 費器整個工作過程的狀態(tài) 。 end if。139。039。另一個是 計費器的使能信號 start。 四個模塊有機地結合在一起，實現(xiàn)了基于 FPGA 出租車計費系統(tǒng)的設計 。 控制模塊是整個系統(tǒng)的核心部分，對各個部分起到了調控的作用 。 1) 計 價范圍： 0～ ； 計價分辨率： ； 2） 計程范圍： 0～ 99 公里； 計價分辨率： ； 3） 計時范圍： 59 分； 計時分辨率： 1 分鐘； 整體設計方案的實現(xiàn) 出租車計費器的控制系統(tǒng)以 FPGA 為核心控制器 。 基于 FPGA 的出租車計費系統(tǒng)設計 14 5 出租車計費系統(tǒng)的設計 整體方案設計 設計的主要技術指標 實現(xiàn)計程車的計價器功能 。 5)基于 FPGA 的出租車計費器原理組成框圖如圖 42 所示 ： 華東交通大學畢設計 13 圖 42 基于 FPGA 的計費器原理組成框圖 兩種方案的比較 1)方案一的開發(fā)及制作成本較低，能較大程度地利用資源，但 外圍電路較多，調試復雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運作的系統(tǒng)，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定 。 4)譯碼顯示模塊：譯碼顯示模塊完成計價，計時和計程數(shù)據(jù)顯示 。 它是由分頻模塊，控制模塊，計 量模塊和譯碼顯示模塊構成 。 (5)顯示子程序服務程序 由于是分屏顯示數(shù)據(jù)，所以就要用到 4 個顯示子程序 ,分別是 :時分秒顯示子程序（ HMS_DIS）、金額單價顯示子程序（ CP_DIS）、路程單價顯示子程序 (DP_DIS)、單價調節(jié) 子程序 (PA_DIS)。 3)里程計數(shù)中斷服務程序 每當霍爾傳感器輸出一個低電平信號就使單片機中斷一次，當里程計數(shù)器對里程脈沖計滿 1000 次時，就有程序將當前總額，使微機進入里程計數(shù)中斷服務程序 中 。 6)出租車計費器的原理框圖如下圖 41所示 ： 圖 41基于片機的計費器原理框圖 掉電存儲 里程計算單元 單片機 鍵盤 控制 總金額顯示 單價顯 示 串口顯示驅動電路 基于 FPGA 的出租車計費系統(tǒng)設計 12 程序設計 模 塊 1)主程序模塊 在主程序模塊中，需要完成對各接口芯片的初始化、出租車起價和單價的初始化、中斷 向量的設計以及開中斷、循環(huán)等待等工作 。 3)里程計算單元是通過安裝傳感器檢測到的信號，送到單片機，經(jīng)處理計算 ,送給顯示單元 。 8） Opencore 特性 MAX＋ PLUS II軟件具有開放核的特點，它允許設計人員添加自己認為有價值的宏函數(shù)。由于 MAX＋ PLUSII 支持各種器件系列，設計人員不必學習新工具即可支持新結構。 3）完全集成化 MAX＋ PLUS II 的設計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調試，縮短開發(fā)周期。目前， MAX＋ PLUSII 支持與 Cadence、Exemplarlogic、 Mentor Graphics、 Synopsys、 Synplicity、 Viewlogic 和其它公司的 EDA工具的接口。設計處理一般在數(shù)分鐘內完成。使用 MAX+PLUSII 的設計者不需精通器件內部的復雜結 構。 可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結構，分布于整個芯片；可編程輸入 /輸出塊完成芯片內部邏輯與外部管腳之 間的接口，圍繞在邏輯單元陣列四周；可編程內部互連資源包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或輸入 /輸出塊連接起來，構成特定功能的 電路 。 基于 Flash 的 FPGA 可以提供加密、低功耗、上電工作、 可重復編程的方案 。 actel 公司于 2020 年 1 月 24 日在美國加利福 尼亞總部發(fā)布了它的 ProASIC3 和ProASIC3E系列的 FPGA。 5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時 序（也叫后仿真）。 2）功能仿真：將文件調入 HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確 也叫 前仿真 ，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真） 。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設 計的基本點 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口 。 第 3 章主要 是對MAX+PLUSII 進行了簡要的介紹。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來開發(fā)數(shù)字電路，可以大大 縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性 。 2） 計價方式的不靈活 每次計價標準的修改都需要將芯片從新燒錄， 使得每次調價都需要耗費大量的人力物 力， 很難達到目前油價聯(lián)動的需求 。 近一年來，各大城市都在對出租車價格進行調整，由于數(shù)量太多，很多城市的調價甚至需要一個月的時間才能完成，經(jīng)常會同一時間出現(xiàn)幾個價格，有的城市的出租車上還會出現(xiàn)司機人工計價 的尷尬情形 。 隨著城市化 水平的提高和人民生活水平的改善，計程車的服務也就顯得越來越重要 。VHDL。s living standards improve, taxi services will bee increasingly important. Taxi meter therefore it has emerged. This paper analyses the current domestic and foreign taxi billing system and the basic working principle and the two main design。 并將各功能模塊的結果通過動態(tài) 譯碼 掃描模塊 輸出到顯示模塊進行顯示 。 隨著城市化水平的提高和人民生活水平的改善，計程車的服務也就顯得越來越重要 。計程車市場從 90 年代初的起步階段到現(xiàn)在已經(jīng)