【正文】 3 心得體會(huì) 這次EDA課程設(shè)計(jì)讓我有益匪淺，無(wú)論從心理上還是從行動(dòng)上都得到了不少的鍛煉。 end if。) then if(tone_count=167ff) then tone_count=tone。 end process。 1622 when 13=tone=11010000100。 1372 when 8=tone=10110000010。 912 when 3=tone=10000001100。 end process。 when 139=tone_index=0。 when 135=tone_index=5。 when 131=tone_index=5。 when 127=tone_index=3。 when 123=tone_index=6。 when 119=tone_index=8。 when 115=tone_index=3。 when 111=tone_index=8。 when 107=tone_index=9。 when 103=tone_index=12。 when 99=tone_index=8。 when 95=tone_index=6。 when 91=tone_index=6。 when 87=tone_index=5。 when 83=tone_index=3。 when 79=tone_index=5。 when 75=tone_index=5。 when 71=tone_index=9。 when 67=tone_index=12。 when 63=tone_index=0。 when 59=tone_index=5。 when 55=tone_index=8。 when 51=tone_index=8。 when 47=tone_index=9。 when 43=tone_index=6。 when 39=tone_index=6。 when 35=tone_index=10。 when 31=tone_index=0。 when 27=tone_index=9。 when 23=tone_index=12。 when 19=tone_index=15。 when 15=tone_index=5。 when 11=tone_index=9。 when 7=tone_index=6。 when 3=tone_index=3。139。 end if。139。 END IF 。139。 signal time : integer range 0 to 150。architecture one of teltcl is signal tone : std_logic_vector(10 downto 0)。use 。 報(bào)警模塊輸入端由Clk構(gòu)成，其主要用途在于為蜂嗚器提供不同頻率，其輸出端由spk端構(gòu)成，其是一個(gè)蜂鳴器用于報(bào)警。 when others=lout7=XXXXXXX。 when 1000=lout7=1111111。 when 0100=lout7=1100110。 case lout4 is when 0000=lout7=0111111。 when 110=lout4=1111。 when 010=lout4=in2。sel=s。)then if (s=111) then s=000。 IN0=DOUT(3 DOWNTO 0)。END PROCESS。EVENT AND LOAD1= 39。CQ2amp。 end if。 else CQ2=CQ2+1。 else CQ4=CQ4+1。 THEN if(CQ1=1001) then CQ1=0000。event and Motor=39。PROCESS(CLK,ENA1) ISBEGIN IF CLR1= 39。139。039。039。039。139。event and Clk1hz=39。 END IF。 ELSE clk1hz=39。 AND clk39。 SIGNAL in3,in2,in1,in0:std_logic_vector(3 downto 0)。 SIGNAL CQA :std_logic_vector(15 DOWNTO 0)。 signal clr1 :std_logic 。end teltcl。entity teltcl is port( Clk : in std_logic。 測(cè)速模塊其仿真圖如下所示： 測(cè)速模塊仿真圖其程序如下：library ieee。 end case。 when 8=Disp_Decode=1111111。 when 4=Disp_Decode=1100110。 process(Disp_Temp) begin case Disp_Temp is when 0=Disp_Decode=0111111。 else Display=Disp_Decode。event and Clk=39。 when 111=Disp_Temp=Money1。 when 011=Disp_Temp=Meter1。 end process。 end if。 end if。 Old_Money1=Money1。 Money10=2。 end if。 if(Money100=9) then Money100=0。 Old_Money1=0。 end if。 end if。 if(Money100=9) then Money100=0。 Old_Money1=0。 end if。 else Money100=Money100+1。 else Money1=Meter100。 then bai tian if(Meter1K1) then Money100=0。event and Clk=39。) then Money1=0。039。 end if。 end if。 if(Meter1K=9) then Meter1K=0。139。 Meter100=0。 begin process(Motor) begin if(Rst=39。 signal Disp_Decode: std_logic_vector(6 downto 0)。 Display : out std_logic_vector(6 downto 0)。 daytime : in std_logic。use 。 出租車(chē)計(jì)費(fèi)器設(shè)計(jì)方框圖 出租車(chē)計(jì)費(fèi)器是由輸入信號(hào)、分頻器（供蜂鳴器發(fā)生警報(bào)提供不同的頻率）、路程計(jì)數(shù)模塊、計(jì)費(fèi)模塊、控制模塊（控制輸出顯示路程、價(jià)格或當(dāng)前車(chē)速）、及譯碼顯示模塊（八個(gè)七段數(shù)碼管）。黑夜收費(fèi)標(biāo)準(zhǔn)：，超過(guò)1公里按2元/公里計(jì)算，超過(guò)3公里多收10塊錢(qián)的空車(chē)返回費(fèi)用。成功下載后如圖所示： 下載到實(shí)驗(yàn)箱界面下載完后就可以在實(shí)驗(yàn)箱查看結(jié)果。引腳鎖定后再編譯。之后點(diǎn)進(jìn)行仿真。 (6)仿真 這時(shí)可以進(jìn)行仿真，首先要建立波形文件，點(diǎn)“File選項(xiàng)中New”，出現(xiàn)如下窗口： 建立波形文件 選擇 “Vector waveform File”點(diǎn)“OK”。 新建工程提示 (4)器件的選擇繼續(xù)點(diǎn)“Next ”。（2） 保存VHDL文件，文件取名要與程序?qū)嶓w名要一致。應(yīng)用邏輯綜合工具產(chǎn)生的門(mén)網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。第三層次是邏輯綜合。這一層次稱(chēng)為寄存器傳輸描述（又稱(chēng)數(shù)據(jù)流描述）。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。目前，它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD的設(shè)計(jì)中。VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 硬件描述語(yǔ)言VHDL VHDL簡(jiǎn)介VHDL全名VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。 VHDL翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：第一層次是行為描述。第二層次是RTL方式描述。也就是說(shuō)，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。此后可對(duì)綜合的結(jié)果在門(mén)電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。（1） 新建VHDL文件 ，開(kāi)始編寫(xiě)VHDL程序。然后點(diǎn)擊“是”，出現(xiàn)以下窗口，點(diǎn)“Next ”。編譯完成的提示如下，點(diǎn)擊確定即可。設(shè)定好波形后，保存波形。進(jìn)行引腳鎖定，查閱附表，分別點(diǎn)“l(fā)ocation”選擇引腳號(hào)。（8）下載選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點(diǎn)“start”按鈕開(kāi)始下載，“Progress”進(jìn)度條顯示下載進(jìn)度。白天收費(fèi)標(biāo)準(zhǔn)：，超過(guò)1公里按1元/公里計(jì)算，超過(guò)3公里多收10塊錢(qián)的空車(chē)返回費(fèi)用。 （3） 實(shí)夠?qū)崿F(xiàn)按鍵控制顯示路程、價(jià)格及當(dāng)前車(chē)速，當(dāng)車(chē)速超過(guò)4Km/h時(shí)發(fā)出警報(bào)。 計(jì)程與計(jì)費(fèi)模塊圖其仿真圖如下所示： 計(jì)程與計(jì)費(fèi)模塊仿真圖其程序如下：library ieee。entity taxi is port( Clk : in std_logic。 Motor : in std_logic。architecture one of taxi is signal Disp_Temp : integer range 0 to 15。 signal Old_Money1 : integer range 0 to 9。 Meter10=0。event and Motor=39。 if(Meter100=9) then Meter100=0。 else Meter100=Meter100+1。 else Meter1=Meter1+1。 process(Clk) begin if en=39。039。 elsif(Clk39。039。 Old_Money1=