【正文】 種平臺運行，提供易于使用的界面，并且有廣泛的特征。 VHDL 就是超高速集成電路硬件描述語言。使用期長，不會因工藝變化而使描述過時。 EDA 發(fā)展概況 電 子設計技術的核心就是 EDA 技術， EDA 是指以計算機為工作臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進行三方面的設計工作，即 IC 設計、電子電路設計和 PCB 設計。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網(wǎng)絡表將兩者結合在一起，實現(xiàn)了工程設計。 EDA 以計算機為工具，設計者在其軟件平臺上，用硬件描述語言 HDL 完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。 中國 EDA 市場已漸趨成熟，不過大部分設計工程師面向的是 PC 主板和小型 ASIC領域，僅有小部分（約 11%）的設計人員 開 發(fā)復雜的片上系統(tǒng)器件。有條件的企業(yè)可開展 “網(wǎng)絡制造 ”，便于合作設計、合作制造，參與國內和國際競爭。外設技術與 EDA 工程相結合 的市場前景看好，如組合超大屏幕的相關連接，多屏幕技術也有所發(fā)展 [3]。日本、韓國都有 ASIC 設計工 具，但不對外開放 。 EDA 技術發(fā)展迅猛，完全可以用日新月異來描述 [4] EDA 技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。除 了含有許多具有 硬件特殊 的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。 隨著 EDA 技術的發(fā)展，使用硬件語言設計 FPGA 成為一種趨勢。 （ 3）邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾 達式和信號的連接關系。 （ 6）編程下載：確認仿真無誤后，將文件下載到芯片中。、 計費及顯示 1）用二位數(shù)字顯示里程，顯示格式為 XX，單位為 km，計程精確到 1km。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如 89C51 單片機實現(xiàn)計費器設計，顯示方式上主要采用的是固定顯示內容的 LED 顯示傳統(tǒng)的出租車計費器 ， 由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習慣上都具一些優(yōu)勢，但是隨著出租車價格市場化，我國加入 WTO 以來主導出租車行業(yè)成本的許多因素主要包括油價的波動，都對傳統(tǒng)的出租車計費器提出了更高的要求。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設計研發(fā)較困難，周期長。這些都體現(xiàn)了目前對出租車計費器市場更新?lián)Q代的需求。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來開發(fā)數(shù)字電路，可以大大 縮 短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。自動計費模塊會按照不同的計費標準自動調節(jié)計費。 統(tǒng)計模塊 統(tǒng)計的各項 數(shù)據(jù)將通過 LED 顯示模塊 ，在最終界面上顯示時鐘、車速、等待時間和 行駛路程和總費用 .開始計費和停止、參數(shù)設定菜單等。 VHDL 語言的特殊性，量同時用兩個不同的動作使其賦值。 2Hz 給 clk 端，每一個 clk 使 MP 輸出為“〉”“〉來呈現(xiàn)箭頭滾湖南人 文科技學院畢業(yè)設計 12 動狀態(tài)。 . IBRARY ieee。 clr:IN STD_LOGIC。 RCHITECTURE a OF jishi IS signal q:STD_LOGIC_vector(8 downto 0)。 when010=p=001111000。 when110=p=101101000。 k_PROCESS:process(clk,clr) BEGIN IF clr=39。EVENT AND clk=39。139。 end if。輸入端 P 為車輪大小的設定值，根據(jù)車輪直徑的不同，每轉一圈行進路 也不同，因此每公里計的 CLK 次數(shù)也會不同，車輪越大計的 CLK 數(shù)越少。 SE 。 jc:OUT STD_LOGIC )。139。139。 else q=q+1。 END IF。輸出端 p 每個上升沿都代表計了 1km。清零端 clr 則通過下次按下計費啟 動鍵的瞬間清零， 為計費停止后還要保持顯示輸出，讓顧客和司機可以清楚地看到所有計費信息。 NTITY jcjsout IS PORT ( chen,shi:IN STD_LOGIC。 ND jcjsout。 sb=0000。)THEN if sa=9 then sa=0000。 else sa=sa+1。 _PROCESS:process(chen,clr) BEGIN IF clr=39。 cc=0000。)THEN if ca=9 then ca=0000。 end if。 end if。[13] 總額計算模塊 圖 總額計算模塊 總額計算模塊的輸入端 CF 和 LF 代表車費和橋路費， ST 為計算信號輸入端，當按下停 止計費鍵時就自動計算結帳， ZE 把計算數(shù)值輸出到同級模塊和顯示模塊， clr 清零端只啟動的瞬間清零。 ze:BUFFER STD_LOGIC_VE )。then ze=00000000000000。)then ze=cf+lf。 湖南人 文科技學院畢業(yè)設計 20 圖 模塊 JISHI 仿真波形圖 模塊 JIFEI 的仿真結果 該模塊是模擬汽車的啟動、停止、暫停、加速按鍵，如圖 所示： 輸入端口為： stop, start, pause, js； 輸出端口為： clk, b； [10] 圖 模塊 JIFEI 仿真波形圖 模塊 ZEJS 的仿真結果 該模塊是將車費和路程顯示出來如圖 所示 輸入端為： c, a1,a2,a3,a4,b1,b2,b3,b4； 輸出端為： dp,d； 湖南人 文科技學院畢業(yè)設計 21 圖 模塊 ZEJS 仿真波形圖 模塊 JICHAN 的結果驗證 模塊仿真如圖所示： 輸入端為： clk 輸出端為： a 圖 模塊 ICHAN 仿真波形圖 模塊 PASSWORD 的結果驗證 模塊仿真的結果如圖 所示 輸入端為： d 輸出端為： q 湖南人 文科技學院畢業(yè)設計 22 圖 模塊 PASSWORD 仿真波形圖 湖南人 文科技學院畢業(yè)設計 23 第四 章 結 論 出租車計費器系統(tǒng)的設計已全部完成，能按預期的效果進行 模擬汽車啟動、停止、暫停等功能，并設計動態(tài)掃描電路顯示車費數(shù)目 。車暫時停止不計費，車費保持不變。各模塊完成后，在將它們 組合成完整的出租車系統(tǒng)，在設計過程中還需要改進的是控制系統(tǒng)的糾錯功能。 由于本人在經(jīng)驗水平上的欠缺， 不對 之處還望老師予以指正！ 湖南人 文科技學院畢業(yè)設計 24 參考文獻 [1] EDA先鋒工作室 .Altera FPGA/CPLD 設計 (高級篇 )，北京：人民郵電出版社， 2020， 27～ 58 劉玉華白雪除雷鈞趙文祥 ,一種基于 FPGA 的相位測量發(fā)生系統(tǒng)設計 基于 FPGA 的出租車計費器設計 （ D） .上海交通大學 碩士學位論文 .2020 [2]黃正瑾 .CPLD系統(tǒng)設計技術入門與應用，北京：電子工業(yè)出版社， 2020,2～ 128 [