【正文】 車輪越大計(jì)的 CLK 數(shù)越少。 ND PROCESS。 end if。 js=39。139。)THEN if q=p then//累計(jì) q=000000000。EVENT AND clk=39。then q=000000000。 k_PROCESS:process(clk,clr) BEGIN IF clr=39。 end case。 when110=p=101101000。 when100=p=011110000。 when010=p=001111000。 EGIN _process:process begin case time is when000=p=000000000。 RCHITECTURE a OF jishi IS signal q:STD_LOGIC_vector(8 downto 0)。//等待 js:OUT STD_LOGIC//輸出 )。 clr:IN STD_LOGIC。 SE 。 . IBRARY ieee。輸入端 clk 為 1Hz， clr 為清零端（計(jì)費(fèi)停止后 動(dòng)清零）， time 為時(shí)間設(shè)定輸入端（默認(rèn)為每 5 分鐘計(jì)為 1km，可設(shè)為其它值）。 2Hz 給 clk 端，每一個(gè) clk 使 MP 輸出為“〉”“〉來呈現(xiàn)箭頭滾湖南人 文科技學(xué)院畢業(yè)設(shè)計(jì) 12 動(dòng)狀態(tài)。使用電容的充放電功能來端為接地，按鍵閉合時(shí)電容充電清零輸出端為高電平， 充完電按鍵斷開后，通過一個(gè) 2k 歐姆的電阻放電，為下次充電做好 電 平的時(shí)間大約為 80ms,有足夠的時(shí)間使 FPGA 實(shí)現(xiàn)清零了。 VHDL 語言的特殊性，量同時(shí)用兩個(gè)不同的動(dòng)作使其賦值。 自動(dòng)清零部分的電路原理圖，如圖所示。 統(tǒng)計(jì)模塊 統(tǒng)計(jì)的各項(xiàng) 數(shù)據(jù)將通過 LED 顯示模塊 ，在最終界面上顯示時(shí)鐘、車速、等待時(shí)間和 行駛路程和總費(fèi)用 .開始計(jì)費(fèi)和停止、參數(shù)設(shè)定菜單等。設(shè)定好的數(shù)值分別送到自動(dòng)計(jì)費(fèi)模塊、計(jì)時(shí)模塊和計(jì)程模塊。自動(dòng)計(jì)費(fèi)模塊會(huì)按照不同的計(jì)費(fèi)標(biāo)準(zhǔn)自動(dòng)調(diào)節(jié)計(jì)費(fèi)。 [11] 2． 增加計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定功能 通過設(shè)計(jì)此功能模塊可以使得計(jì)價(jià)標(biāo)準(zhǔn)設(shè)計(jì)更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需 要 ，使運(yùn)價(jià)、油價(jià)聯(lián)動(dòng)成為可能 湖南人 文科技學(xué)院畢業(yè)設(shè)計(jì) 8 第三章 出租車計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn) 出租車系統(tǒng)的總體框圖設(shè)計(jì) 系統(tǒng)流程介紹：系統(tǒng)主要由電動(dòng)機(jī)驅(qū)動(dòng)模塊、 LED 顯示模塊、計(jì)費(fèi)標(biāo)準(zhǔn)設(shè)定模塊、 自動(dòng)計(jì)費(fèi)模塊、統(tǒng)計(jì)模塊和時(shí)鐘模塊等組成。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來開發(fā)數(shù)字電路，可以大大 縮 短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。 1． 利用 FPGA 取代 MCU 隨著 FPGA 等數(shù)字可編程器件的出現(xiàn)解決傳統(tǒng)電子設(shè)計(jì)不能完成的任務(wù)，利用湖南人 文科技學(xué)院畢業(yè)設(shè)計(jì) 7 FPGA 實(shí)現(xiàn)出租車計(jì)費(fèi)器。這些都體現(xiàn)了目前對出租車計(jì)費(fèi)器市場更新?lián)Q代的需求。 2．計(jì)價(jià)方式的不靈活 每次計(jì)價(jià)標(biāo)準(zhǔn)的修改都需要將芯片從新燒錄，使得每次調(diào)價(jià)都需要耗費(fèi)大量的人力物 力 ，很難達(dá)到目前油價(jià)聯(lián)動(dòng)的需求。但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)較困難，周期長。這些都暴露了傳統(tǒng)計(jì)費(fèi)器在靈活性和升級換代能力的天生不足。目前市場上使用的出租車計(jì)費(fèi)器主要采用的都是利用 MCU 如 89C51 單片機(jī)實(shí)現(xiàn)計(jì)費(fèi)器設(shè)計(jì)，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示傳統(tǒng)的出租車計(jì)費(fèi)器 ， 由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具一些優(yōu)勢，但是隨著出租車價(jià)格市場化，我國加入 WTO 以來主導(dǎo)出租車行業(yè)成本的許多因素主要包括油價(jià)的波動(dòng)，都對傳統(tǒng)的出租車計(jì)費(fèi)器提出了更高的要求。 3）計(jì)時(shí)范圍為 059 分，計(jì)時(shí)精確到 1 分鐘 湖南人 文科技學(xué)院畢業(yè)設(shè)計(jì) 6 第二章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì) 出租車記費(fèi)器的基本設(shè)計(jì)思想 。、 計(jì)費(fèi)及顯示 1）用二位數(shù)字顯示里程，顯示格式為 XX，單位為 km，計(jì)程精確到 1km。 出租車記費(fèi)器設(shè)計(jì)要求 一個(gè)出租車計(jì)價(jià)器，該計(jì)價(jià)器的計(jì)費(fèi)系統(tǒng)：行程 3 公里內(nèi)，且等待累計(jì)時(shí)間 2 分鐘內(nèi)，起步費(fèi)為 8 元； 3 公里外以每公里 元計(jì)費(fèi)，等待累計(jì)時(shí)間 2 分鐘外以每分鐘 元計(jì)費(fèi)。 （ 6）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。 （ 4）布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布 線，即把設(shè)計(jì)好的邏 安放到 PLD/FPGA 內(nèi)。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾 達(dá)式和信號(hào)的連接關(guān)系。 常 VHDL 文件保存為 .vhd 文件。 隨著 EDA 技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì) FPGA 成為一種趨勢。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦內(nèi)部開發(fā)完成后，他的設(shè)計(jì)可以直接調(diào)用這個(gè)實(shí)體。除 了含有許多具有 硬件特殊 的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級語言。 EDA 市場日趨成熟，湖南人 文科技學(xué)院畢業(yè)設(shè)計(jì) 4 但我國的研發(fā)水平 還 很有限，需迎頭趕上。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來描述 [4] EDA 技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。日本、韓國都有 ASIC 設(shè)計(jì)工 具，但不對外開放 。 在 EDA 軟件開發(fā)方面，目前主要集中在美國。外設(shè)技術(shù)與 EDA 工程相結(jié)合 的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展 [3]。自動(dòng)化儀表的技 術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測量、控制、通信與計(jì)算機(jī)（ M3C）結(jié)構(gòu)。有條件的企業(yè)可開展 “網(wǎng)絡(luò)制造 ”，便于合作設(shè)計(jì)、合作制造，參與國內(nèi)和國際競爭。在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集 成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長點(diǎn)。 中國 EDA 市場已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員 開 發(fā)復(fù)雜的片上系統(tǒng)器件。因此， EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。 EDA 以計(jì)算機(jī)為工具，設(shè)計(jì)者在其軟件平臺(tái)上，用硬件描述語言 HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。90 年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA)階段。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。 70 年代為 計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。 EDA 發(fā)展概況 電 子設(shè)計(jì)技術(shù)的核心就是 EDA 技術(shù)， EDA 是指以計(jì)算機(jī)為工作臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB 設(shè)計(jì)。支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。使用期長，不會(huì)因工藝變化而使描述過時(shí)。在 VHDL 語言中，設(shè)計(jì)的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可