基于vhdl_的出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)(編輯修改稿)
2024-12-13 21:37 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 QuartusII 軟件中仿真成功，現(xiàn)在下載到試驗(yàn)箱上以驗(yàn)證其功能。實(shí)驗(yàn)中采用萬(wàn)用模式模式五，程序中各個(gè)端口鎖定到試驗(yàn)箱上對(duì)應(yīng)的管腳下載驗(yàn)證。最后得數(shù)碼管顯示計(jì)時(shí)、計(jì)程和計(jì)費(fèi)數(shù)據(jù)如下： 以上可知等待時(shí)間為 10分鐘，行駛公里數(shù)為 23公里。根據(jù)設(shè)計(jì)要求計(jì)算所得費(fèi)用為： 5+（ 23km3km） * /km+(10min2min)* /min=5+26+12=43元，與試驗(yàn)箱上所得結(jié)果相同，仿真下載成功。 五、結(jié)束語(yǔ) 課程設(shè)計(jì)是我們專(zhuān)業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過(guò)程． ”千里之行始于足下 ”，通過(guò)這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義．我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí) 地邁開(kāi)這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ) 。 六、參考文獻(xiàn) 曹昕燕、周鳳臣、聶春燕， EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)【 M】，清華大學(xué)出版社 劉欲曉、方強(qiáng)、黃宛寧， EDA技術(shù)與 VHDL電路開(kāi)發(fā)應(yīng)用實(shí)踐【 M】，電子工業(yè)出版社。 潘松 、黃繼業(yè)。 EDA技術(shù)實(shí)用教程（第三版）【 M】，科學(xué)出版社 附錄： 源程序 ： 分頻源程序 ： library IEEE。 use 。 use 。 use 。 entity fenpin2 is port ( clk_750k :in std_logic。 系統(tǒng)時(shí)鐘 clk_13: buffer std_logic。 13分頻 clk_15: buffer std_logic。 15分頻 clk_1: buffer std_logic)。 1分頻 end fenpin2。 architecture rt1 of fenpin2 is signal q_13:integer range 0 to 28845。 定義中間信號(hào)量 signal q_15:integer range 0 to 24999。 signal q_1:integer range 0 to 374999。 begin process(clk_750k) begin if (clk_750k39。event and clk_750k=39。139。 )then if q_13=28845 then q_13=0。clk_13=not clk_13。 else q_13=q_13+1。 end if。 得 13hz頻率信號(hào) if q_15=24999 then q_15=0。clk_15=not clk_15。 else q_15=q_15+1。 end if。 得 15hz頻率信號(hào) if q_1=374999 then q_1=0。clk_1=not clk_15。 else q_1=q_1+1。 end if。 得 1hz頻率信號(hào) end if。 end process。 end rt1。 計(jì)量源程序： library IEEE。
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