【文章內(nèi)容簡(jiǎn)介】 示。選擇模塊封裝如310所示,輸出控制模塊封裝311所示。 (310)選擇模塊封裝 (311)輸出控制模塊封裝圖數(shù)據(jù)輸出控制程序:DATA=DDSJ(7 DOWNTO 0) WHEN SEL=”000” ELSE DDSJ(15 DOWNTO 8) WHEN SEL=”001”。ELSE LCFY(7 DOWNTO 0) WHEN SEL=”010”。ELSE LCFY(15 DOWNTO 8) WHEN SEL=”011”。ELSE DDFY(7 DOWNTO 0) WHEN SEL=”100”。ELSE DDFY(15 DOWNTO 8) WHEN SEL=”101”。ELSE XSLC(7 DOWNTO 0) WHEN SEL=”110”。ELSE XSLC(15 DOWNTO 8) WHEN SEL=”111”。具體程序見(jiàn)附錄.表31：SEL000001010011100101110111被選數(shù)據(jù)等待時(shí)間秒數(shù)DDS[7..0]等待時(shí)間分?jǐn)?shù)DDS[15..8]超過(guò)2公里計(jì)費(fèi)低8位LCJF[7..0]超過(guò)2公里計(jì)費(fèi)高8位LCJF[15..8]等待計(jì)費(fèi)低8位DDFY[7..0]等待計(jì)費(fèi)高8位DDFY[15..8]里程數(shù)據(jù)低8位XSLC[7..0]里程數(shù)據(jù)高8位XSLC[15..8]經(jīng)過(guò)仿真達(dá)到預(yù)期效果,圖形如下: (312)輸出控制時(shí)序仿真圖3．7顯示模塊顯示模塊是由七段LED數(shù)碼管譯碼和動(dòng)態(tài)掃描顯示兩部分組成。數(shù)碼管控制及譯碼顯示模塊將十進(jìn)制的輸入信號(hào)用七段數(shù)碼管顯示,由七段發(fā)光二極管組成數(shù)碼顯示器,利用字段的不同組合,可分別顯示0~9十個(gè)數(shù)字。本設(shè)計(jì)中,要求輸出的段信號(hào)為低電平有效模塊封裝如313所示 (313)顯示模塊封裝4．系統(tǒng)仿真、綜合、下載與調(diào)試4．1系統(tǒng)仿真、綜合、下載仿真是EDA技術(shù)的重要組成部分,也是對(duì)設(shè)計(jì)的電路進(jìn)行功能和性能測(cè)試的有效手段。EDA工具提供了強(qiáng)大且與電路實(shí)時(shí)行為相吻合的精確硬件系統(tǒng)測(cè)試工具。各個(gè)功能子模塊設(shè)計(jì)完成后，利用MAXPLUSⅡ的圖形編輯器(Graphic Editor)將各功能子模塊(．sym)進(jìn)行連接。芯片管腳定義可以直接用編輯．pin文件或在Floor—Plan Editor下進(jìn)行。完成管腳定義后選擇器件(FLEX1OK10LC84—4)，編譯后生成．sof、．pof及報(bào)告文件．rpt。在建立了波形文件、輸入信號(hào)節(jié)點(diǎn)、波形參數(shù)、加輸入信號(hào)激勵(lì)電平并存盤之后,選擇主菜單“MAX+plusII”中的仿真器項(xiàng)“Simulator”,彈出對(duì)話框之后單擊“Start”進(jìn)行仿真運(yùn)算,完成之后就可以看到時(shí)序波形。圖42為總電路的時(shí)序圖。最終的電路設(shè)計(jì)完成后,若總體電路編譯無(wú)錯(cuò),且時(shí)序仿真成功,可進(jìn)行硬件測(cè)試。將總電路下載到可編程邏輯器件中,按fit文件中自動(dòng)分配引腳搭建硬件電路。系統(tǒng)頂層原理圖如圖41所示。打開(kāi)電源,數(shù)碼管有正確的數(shù)字顯示,操作運(yùn)行實(shí)驗(yàn)結(jié)果完全符合要求。查看報(bào)告文件可得到器件引腳的利用情況及器件內(nèi)部資源的使用情況,通過(guò)更換適當(dāng)?shù)钠骷蛊滟Y源配置達(dá)到最優(yōu)。選擇器件的一般原則是系統(tǒng)所使用的資源不要超過(guò)器件資源的80%,若超過(guò)90%,系統(tǒng)功耗將增大,工作不穩(wěn)定。本設(shè)計(jì)中輸入、輸出引腳共用16個(gè),器件利用率遠(yuǎn)遠(yuǎn)低于80%。具有較大的擴(kuò)展空間。 41系統(tǒng)頂層原理圖經(jīng)過(guò)仿真達(dá)到預(yù)計(jì)效果： （42）出租車時(shí)序仿真圖4．2系統(tǒng)調(diào)試結(jié)果系統(tǒng)硬件電路圖如圖()本系統(tǒng)通過(guò)在MAX+PLUSⅡ軟件進(jìn)行編譯，綜合最后下載到FPGA（EPF10KLC844）芯片并在實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上進(jìn)行實(shí)驗(yàn)，實(shí)際測(cè)試表明系統(tǒng)的各項(xiàng)功能要求均得到實(shí)現(xiàn)，并且系統(tǒng)運(yùn)行、穩(wěn)定性良好。結(jié)束語(yǔ)本次設(shè)計(jì)是基VHDL語(yǔ)言的出租車計(jì)費(fèi)系統(tǒng)，,下載?；緦?shí)現(xiàn)了預(yù)定的效果。但是也有不足之處，系統(tǒng)延遲現(xiàn)象比較明顯。通過(guò)這次畢業(yè)設(shè)計(jì)，使我得到了一次用專業(yè)知識(shí)、專業(yè)技能分析和解決問(wèn)題全面系統(tǒng)的鍛煉。使我在EDA應(yīng)用系統(tǒng)開(kāi)發(fā)，以及在常用編程設(shè)計(jì)思路技巧，VHDL語(yǔ)言編程的掌握方面都能向前邁了一大步，為日后成為合格的應(yīng)用型人才打下良好的基礎(chǔ)。在這次設(shè)計(jì)中遇到了很大的挑戰(zhàn)，為了更好的做好這次設(shè)計(jì)，特地請(qǐng)教了司機(jī)，了解出租車計(jì)費(fèi)系統(tǒng)的運(yùn)作，特別是一直困擾我的等待計(jì)費(fèi)問(wèn)題,龍巖市出租車起步價(jià)格為5元,!,若等待時(shí)間達(dá)到了7分鐘,!所以給我?guī)?lái)很大的困難,通過(guò)老師的指導(dǎo)和網(wǎng)絡(luò)交流,總算解決了這一問(wèn)題,我設(shè)置了1小時(shí)之內(nèi)每分鐘20分,1小時(shí)后每分鐘33分. 由于前期主要花時(shí)間在實(shí)習(xí)上,再加上對(duì)VHDL語(yǔ)言并不是很熟悉,所以很多功能想到卻并不能按照自己的意愿完成!但是在張老師的悉心指導(dǎo)下,順利完成了這次設(shè)計(jì),為以后工作打下了基礎(chǔ)!附 錄主要VHDL源程序:1等待判別模塊DDPB的VHDL源程序:LIBRARY IEEE。USE 。USE 。USE 。ENTITY DDPB ISPORT (START,WCLK:IN STD_LOGIC。 輸入速度傳感器信號(hào)和啟動(dòng)信號(hào) CLK1HZ:IN STD_LOGIC。 輸入1秒時(shí)鐘信號(hào)DDBZ:OUT STD_LOGIC)。 輸出等待等待標(biāo)志信號(hào)END ENTITY DDPB。ARCHITECTURE ART OF DDPB IS SIGNAL T60S:STD_LOGIC。60秒計(jì)時(shí)信號(hào)SIGNAL WCLKCOU:STD_LOGIC_VECTOR(7 DOWNTO 0)。BEGIN PROCESS(START,CLK1HZ)IS 產(chǎn)生60秒周期性信號(hào)跳變進(jìn)程VARIABLE CNT60:STD_LOGIC_VECTOR(7 DOWNTO 0)。每分鐘行駛距離BEGINIF START=39。139。THEN Cnt60:=00000000。T60s=39。039。ELSIF CLK1HZ39。EVENT AND CLK1HZ=39。139。THENIF CNT60=00111100 THEN T60S=39。139。CNT60:=00000000。 ELSE CNT60:=CNT60+39。139。T60S=39。039。END IF。END IF。END PROCESS。PROCESS(START,WCLK,T60S) IS 每分鐘行駛距離計(jì)算進(jìn)程BEGIN IF START=39。139。 THEN WCLKCOU=00000000。 ELSIF WCLK39。EVENT AND WCLK=39。139。 THEN IF T60S=39。139。 THEN WCLKCOU =00000000。 ELSE WCLKCOU=WCLKCOU+39。139。距離計(jì)算，單位為米END IF。END IF 。END PROCESS。PROCESS(WCLKCOU,T60S) IS 等待標(biāo)志判別進(jìn)程BEGINIF T60S39。EVENT AND T60S=39。139。 THEN IF WCLKCOU=11001000 THEN DDBZ=39。139。 汽車等待ELSE DDBZ=39。039。 汽車行駛END IF。END IF。END PROCESS。END ARCHITECTURE ART。4，等待計(jì)時(shí)模塊DDJS的VHDL源程序LIBRARY IEEE。USE 。USE 。USE 。ENTITY DDJS IS PORT(START,DDBZ:IN STD_LOGIC。 啟動(dòng)信號(hào)，等待標(biāo)志 CLK1HZ: IN STD_LOGIC。 時(shí)鐘信號(hào) DDSJ:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 等待時(shí)間 XDBZ:OUT STD_LOGIC)。 熄燈標(biāo)志 END ENTITY DDJS。ARCHITECTURE ART OF DDJS IS SIGNAL MS,MG,FS,FG:STD_LOGIC_VECTOR(3 DOWNTO 0)。 秒個(gè)位，秒十位，分十位，分個(gè)位 SIGNAL XIDENG: STD_LOGIC。 熄燈 BEGIN PROCESS(START,DDBZ,CLK1HZ) IS BEGIN IF START=39。139。THEN 沒(méi)有啟動(dòng)計(jì)費(fèi) MS=0000。 MS=0000。 FS=0000。 FG=0000。 ELSIF CLK1HZ39。EVENT AND CLK1HZ=39。139。 THEN IF DDBZ=39。139。 THEN 汽車等待 IF MG=9 THEN MG=0000。 IF MS=5 THEN MS=0000。 IF FG=9 THEN FG=0000。 IF FS=5 THEN XIDENG=39。139。 熄燈標(biāo)志為1 FS=0000。 ELSE FS=FS+39。139。 分?jǐn)?shù)十位計(jì)算 END IF。 ELSE FG=FG+39。139。 分?jǐn)?shù)個(gè)位計(jì)算 END IF。 ELSE MS=MS+39。139。 秒數(shù)十位計(jì)算 END IF。 ELSE MG=MG+39。139。 秒數(shù)個(gè)位計(jì)算 END IF。 END IF。 END IF。 END PROCESS。 XDBZ=XIDENG。