【文章內(nèi)容簡介】 D、 FPGA 幾個(gè)發(fā)展階段，其中 CPLD/FPGA 高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬門 /片，它將各模塊 ASC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)換掩模 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。 硬件描述語言（ HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合 大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè) 32 位的加法器，利用圖形輸入軟件需要輸人 500 至 1000 個(gè)門，而利用ＶＨＤＬ語言只需要書寫一行“ A＝ B＋ C”即可。而且 VHDL 語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的 EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足， 1985 年美國國防部正式推出了高速集成電路硬件描述語言 VHDL， 1987 年ＩＥＥＥ采納 VHDL為硬件描述語言標(biāo)準(zhǔn)（ IEEE STD1076）。 VHDL 是一種全方位的硬件 描述語言，包括系統(tǒng)行為級(jí)。寄存器傳輸級(jí)和邏輯門多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此VHDL 幾乎覆蓋了以往各種硬件俄語言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 VHDL 還具有以下優(yōu)點(diǎn)：（ 1） VHDL 的寬范圍描述能力使它成為高層進(jìn)設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。 （ 2） VHDL 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。（ 3） VHDL 的設(shè)計(jì)不依賴于 特 定的器件，方便了工藝的轉(zhuǎn)換。（ 4） VHDL 是一個(gè)標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因此移植性好。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時(shí)，設(shè)計(jì)者 必須具備較好的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計(jì)者帶來諸多的不便。為了提高開發(fā)的 出租車計(jì)費(fèi)器的設(shè)計(jì) 6 效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各 ASIC 研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路硬件描述語言（ Hardware Description Language，簡稱 HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來了極大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計(jì)環(huán)境已勢在必行。于是，美國于 1981 年提出了一種新的、標(biāo)準(zhǔn) 化的 HDL，稱之為 VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language，簡稱 VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。設(shè)計(jì)者可以利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門電路，最后用 PLD 實(shí)現(xiàn)其功能。 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言。在 VHDL 語言中，設(shè)計(jì)的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù) 描述。 具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。 使用期長，不會(huì)因工藝變化而使描述過時(shí)。因?yàn)?VHDL 的硬件描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL 為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。 當(dāng)電路系統(tǒng)采用 VHDL 語言設(shè)計(jì)其硬件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)： 即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在 設(shè)計(jì)的過程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)： 第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。 第二層次是 RTL 方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直 出租車計(jì)費(fèi)器的設(shè)計(jì) 7 接映射到具體邏輯元 件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL 語言程序改寫為 RTL 方式描述的 VHDL 語言程序。也就是說，系統(tǒng)采用RTL 方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。 第三層次是邏輯綜合。即利用邏輯綜合工具，將 RTL 方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對(duì)綜合的結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。 應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成 PLD 的編程碼，即可利用PLD 實(shí)現(xiàn)硬件電路的設(shè)計(jì)。 由 自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。 系統(tǒng)可大量采用 PLD 芯片。 由于目前眾多制造 PLD 芯片的廠家，其工具軟件均支持 VHDL 語言的編程。所以利用 VHDL 語言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用PLD 設(shè)計(jì)自用的 ASIC 芯片，而無須受通用元器件的限制。 EDA 系統(tǒng)框架結(jié)構(gòu) EDA 系統(tǒng)框架結(jié)構(gòu)（ FRAMEWORK）是一套配置和使用EDA 軟件包的規(guī)范。目前主要的 EDA系統(tǒng)都建立 了框架結(jié)構(gòu)，如 CADENCE 公司的Design Framework， Mentor 公司的 Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國際 CFI 組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)施的實(shí)現(xiàn)基礎(chǔ)。 EDA 技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分，70年代為物理級(jí)設(shè)計(jì)（ CAD）， 80 年代為電路級(jí)設(shè)計(jì)（ CAE）， 90年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì)（ EDA）。物理級(jí)設(shè)計(jì)主要指 IC 版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB 板的自動(dòng)布局布線。在制作 PCB 板之前還可以進(jìn)行 PCB 后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn) 出租車計(jì)費(fèi)器的設(shè)計(jì) 8 行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn) PCB板在實(shí)際工作環(huán)境中的可行性。 由此可見，電路級(jí)的 EDA 技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前， 就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低了開發(fā)成本。 系統(tǒng)級(jí)設(shè)計(jì) 進(jìn)人 90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)忙人、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。 高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無須通過原理圖描述電 路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，而且這些概念構(gòu)思以高層次描述的形式輸人計(jì)算機(jī)， EDA 系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工。 出租車計(jì)費(fèi)器的設(shè)計(jì) 9 第二章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì) 出租車計(jì)費(fèi)設(shè)計(jì) 實(shí)際中出租車的計(jì)費(fèi)工作原理一般分成 3 個(gè)階段： （ 1）車起步開始計(jì)費(fèi)。首先顯示起步價(jià)（本次設(shè)計(jì)起步費(fèi)為 元） ,車在行駛 3 km 以內(nèi)，只收起步價(jià) 元。 （ 2）車行駛超過 3 km 后 ,按每公里 元計(jì)費(fèi)（在 元基礎(chǔ)上每行駛 1 k