【文章內(nèi)容簡(jiǎn)介】 的一端是25針插座頭, 與CPLD板插座相連的是10針插座頭圖32 電纜它的作用是提供輸入信號(hào)。撥碼開(kāi)關(guān)的4個(gè)引腳CPLD芯片的引腳上。根據(jù)撥碼開(kāi)關(guān)的高低電平來(lái)實(shí)現(xiàn)模擬汽車的相應(yīng)的轉(zhuǎn)態(tài)，如加速、勻速、暫停、停止。 該電路用五個(gè)數(shù)碼管所組成，其中三個(gè)數(shù)碼管實(shí)現(xiàn)將車費(fèi)動(dòng)態(tài)的顯示出來(lái)。還有兩個(gè)數(shù)碼管實(shí)現(xiàn)將汽車行駛的里程動(dòng)態(tài)的顯示出來(lái)，其動(dòng)態(tài)的顯示范圍為0到99公里。第四章 計(jì)費(fèi)系統(tǒng)的VHDL設(shè)計(jì)傳統(tǒng)的電子設(shè)計(jì)技術(shù)通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元器件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求[10]。以此流程，逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)設(shè)計(jì)。而在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。最后是進(jìn)行版圖設(shè)計(jì)，即將電路圖轉(zhuǎn)化成版圖。在本設(shè)計(jì)中采用的是自頂向下的設(shè)計(jì)方法，首先從系統(tǒng)功能設(shè)計(jì)開(kāi)始，將抽象的高層設(shè)計(jì)自頂向下逐級(jí)細(xì)化，直到與所用可編程邏輯器件相對(duì)應(yīng)的邏輯描述。在本設(shè)計(jì)中，具有6個(gè)模塊：1)車速控制模塊：可實(shí)現(xiàn)模擬汽車的加速和勻速。當(dāng)起停鍵為啟動(dòng)狀態(tài)時(shí)（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的脈沖信號(hào)，當(dāng)處于停止?fàn)顟B(tài)時(shí)暫停發(fā)出脈沖，此時(shí)沒(méi)有脈沖輸出。 2)分頻器：將時(shí)鐘信號(hào)進(jìn)行分頻。3)車行狀態(tài)模塊：將汽車的啟動(dòng)、停止、暫停狀態(tài)輸出。4)里程計(jì)數(shù)模塊：當(dāng)來(lái)一個(gè)脈沖信號(hào)時(shí)，里程值加1。5車費(fèi)計(jì)數(shù)模塊：其初值為10元，當(dāng)里程超過(guò)7公里后才接受計(jì)數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動(dòng)，之后每來(lái)一個(gè)脈沖（代表運(yùn)行了1公里）其數(shù)值加1元。6）譯碼模塊：實(shí)現(xiàn)將車費(fèi)計(jì)數(shù)模塊和里程計(jì)數(shù)模塊輸出的十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)輸出。下面具體介紹各個(gè)部分的設(shè)計(jì)。（1）實(shí)物圖 CLK0：輸入信號(hào)FOUT：輸出信號(hào)（2）分頻器的VHDL設(shè)計(jì)本設(shè)計(jì)將輸入的一個(gè)脈沖信號(hào)實(shí)現(xiàn)五分頻。ARCHITECTURE ONE OF PULSE ISBEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 VARIABLE FULL :STD_LOGIC。 BEGIN IF CLK039。EVENT AND CLK0=39。139。 THEN IF CNT=100 THEN CNT:=000 。 FULL:=39。139。 ELSE CNT:=CNT+1。 FULL:=39。039。 END IF。 END IF。FOUT=FULL。END PROCESS。END ONE。（3）波形仿真從該波形圖可以看出輸入脈沖的頻率是輸出脈沖的頻率的五倍，則符合我的設(shè)計(jì)的要求，可見(jiàn)該程序是正確的。（1）實(shí)體圖 CLK：脈沖的輸入信號(hào)ENABLE：開(kāi)始按鍵提供的信號(hào)STO：暫停按鍵提供的信號(hào)CLR：復(fù)位按鍵提供的信號(hào)ST[1..0]: 輸出出租車的狀態(tài)(2)車行狀態(tài)的VHDL設(shè)計(jì)為了使計(jì)費(fèi)系統(tǒng)能夠滿足設(shè)計(jì)的要求，能夠模擬汽車的停止、啟動(dòng)、暫停等功能，可以用開(kāi)關(guān)來(lái)模擬汽車的各種狀態(tài)，開(kāi)關(guān)有兩種狀態(tài)，一種是高電位，一種是低電位，假設(shè)當(dāng)出租車停止的時(shí)候，代表停止的開(kāi)關(guān)是低電平，即停止按鈕是低電平有效，其他的同此道理，可以假設(shè)啟動(dòng)按鈕是高電平有效，且暫停按鈕也是高電平有效。其設(shè)計(jì)程序如下所示：“……………”ARCHITECTURE ONE OF SOUT ISBEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。 BEGIN IF CLR=39。039。 THEN CQI:=(OTHERS=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF STO=39。139。 THEN STATE:=00。CQI:=CQI。 ELSIF ENABLE =39。139。 THEN CQI:=CQI+1。 IF CQI=15 THEN STATE:=01。 ELSIF CQI15 AND CQI=50 THEN STATE:=10。 ELSE STATE:=11。 END IF。 END IF。 END IF。ST=STATE。END PROCESS。END ONE。（3）仿真的波形此波形是在QuartusⅡ 仿真平臺(tái)下進(jìn)行的仿真，從波形圖中可以看出當(dāng)暫停信號(hào)作用的時(shí)候輸出為“00”，當(dāng)出租車行駛的公里數(shù)小于30時(shí)輸出狀態(tài)為“01”，當(dāng)出租車行駛的公里數(shù)大于30小于80時(shí)其輸出狀態(tài)為“10”，當(dāng)出租車行駛的公里數(shù)大于80時(shí)其輸出狀態(tài)為“11”。由此可見(jiàn)，與我所希望的相符合，可見(jiàn)該程序是正確的。 累加模塊(1)實(shí)體圖累加器的實(shí)體圖Clk:輸入的脈沖信號(hào)en:使能端，高電平有效。Kk:當(dāng)累加到5個(gè)脈沖的時(shí)，kk輸出為1。否則為0.（2）累加模塊的VHDL設(shè)計(jì)library ieee。 use 。 use 。entity cc is port(clks,en:in std_logic。 kk:out std_logic)。end entity cc。architecture one of cc is begin process(clks,en) variable Q1:std_logic_vector(3 downto 0)。 variable Q2:std_logic_vector(3 downto 0)。 variable k:std_logic。 begin if clks39。event and clks=39。139。 then if en=39。139。 then Q1:=Q1+1。q2:=q1。 if Q20101 then k:=39。039。 q2:=q2。 else if q2=0101 then k:=39。139。q2:=0000。q1:=0000。 elsif en=39。039。 then q1:=q1。 end if。 end if。 end if。 end if。 kk=k。end process。end one。(3)仿真的波形從波形上可以看出：en為1時(shí)有效，當(dāng)脈沖累加5個(gè)時(shí)。與我所要設(shè)計(jì)的要求想符合。(1)實(shí)體圖CLK_DIV:輸入的脈沖信號(hào)CLR1：復(fù)位信號(hào)，當(dāng)該信號(hào)有效時(shí)，計(jì)費(fèi)模塊的輸出為零Si[1..0]：出租車的行駛狀態(tài)信號(hào)，該信號(hào)表示此時(shí)出租車是什么狀態(tài)，比如是：?jiǎn)?dòng)、停止、還是暫停CC3：分別是出租車計(jì)費(fèi)器的十位、個(gè)位kk:當(dāng)累加到5個(gè)暫停脈沖的時(shí)候，kk輸出為1，否則為0.（2）計(jì)費(fèi)模塊的VHDL設(shè)計(jì)LIBRARY IEEE。USE 。USE 。ENTITY COUNTER1 IS PORT(CLK_DIV:IN STD_LOGIC。 CLR1:IN STD_LOGIC。 K:IN STD_LOGIC。 SS:IN STD_LOGIC。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END COUNTER1。ARCHITECTURE ONE OF COUNTER1 ISBEGIN PROCESS(CLK_DIV,CLR1,SI,SS) VARIABLE Q2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF SS=39。039。 THEN IF CLR1=39。039。 THEN Q2:=0000。Q3:=0000。 ELSIF CLK_DIV39。EVENT AND CLK_D