基于vhdl的出租車計(jì)費(fèi)器設(shè)計(jì)畢業(yè)論文(編輯修改稿)
2025-07-23 12:13 本頁面
【文章內(nèi)容簡介】 示等候時間，里程和費(fèi)用。各模塊成功編譯運(yùn)行后，再將它們組合到一起，完成完整的出租車系統(tǒng)的設(shè)計(jì)[10]。通過這次的論文設(shè)計(jì)，我對VHDL編程語言有了更深層次的了解，對QuartusⅡ軟件的應(yīng)用更加的熟練，加強(qiáng)了我的動手能力，使我在理論學(xué)習(xí)和編程練習(xí)方面都有了較大的收獲。參考文獻(xiàn)[1] [J].科技風(fēng)，2008,24:4246[2] 侯伯亨，(修訂版)[M].西安：西安電子科技大學(xué)出版社，2005:39[3] 孟慶海，[M].西安：西安交通大學(xué)出版社，2008,4:15[4] 王行，[M].西安：西安電子科技大學(xué)出版社，2005:1732[5] [J].計(jì)算機(jī)工程，1998,10:1720[6] [J].價(jià)值工程,2011,30(27):5659[7] [M].北京:電子工業(yè)出版社,2002:1323[8] 劉愛榮等編著. EDA技術(shù)與CPLD/FPGA開發(fā)應(yīng)用簡明教程[M]. 北京:清華大學(xué)出版社,2007:4556[9] [J].現(xiàn)代電子技術(shù)，2003,3:5761[10] HDL出租車計(jì)費(fèi)系統(tǒng)的研制[J].實(shí)驗(yàn)室研究與探索, 2004,10:3437致 謝在這次畢業(yè)設(shè)計(jì)的設(shè)計(jì)過程中，得到了很多人的幫助。首先要感謝我的指導(dǎo)老師——陳初俠老師，在課程設(shè)計(jì)上給予我的指導(dǎo)，提供給我的支持和幫助，讓我能把系統(tǒng)做得更加完善。在完成畢業(yè)論文的過程中，我學(xué)到了許多新的知識，也鞏固了一些已經(jīng)學(xué)過的知識，彌補(bǔ)了以前的不足之處，鍛煉了我的動手能力，使我的設(shè)計(jì)能力得到提高。其次，我要感謝幫助過我的同學(xué)們，他們也為我解決了不少難題，同時也感謝學(xué)院為我提供了良好的做畢業(yè)設(shè)計(jì)的環(huán)境。最后，要感謝各位老師抽出時間對本文進(jìn)行評閱。附 錄頂層實(shí)體的VHDL編程：library ieee。use 。use 。use 。entity taximeter is port(clk : in std_logic。輸入300Hz時鐘 start : in std_logic。計(jì)費(fèi)器啟動 stop : in std_logic。等待信號 mile : in std_logic。公里脈沖信號 single : in std_logic。單程鍵 sel : out std_logic_vector(2 downto 0)。位選 show : out std_logic_vector(7 downto 0))。7段數(shù)碼管譯碼輸出end taximeter。architecture structural of taximeter is ponent taxi port(clk : in std_logic。 start : in std_logic。 stop : in std_logic。 mile : in std_logic。 single : in std_logic。 char0 : out std_logic_vector(3 downto 0)。計(jì)費(fèi)輸出小數(shù)點(diǎn)位 char1 : out std_logic_vector(3 downto 0)。計(jì)費(fèi)輸出個位 char2 : out std_logic_vector(3 downto 0)。計(jì)費(fèi)輸出十位 char3 : out std_logic_vector(3 downto 0)。計(jì)費(fèi)輸出百位 min0 : out std_logic_vector(3 downto 0)。等待時間輸出個位 min1 : out std_logic_vector(3 downto 0)。等待時間輸出十位 km0 : out std_logic_vector(3 downto 0)。行駛公里輸出個位 km1 : out std_logic_vector(3 downto 0))。行駛公里輸出十位 end ponent。 ponent display port(clk : in std_logic。 char0 : in std_logic_vector(3 downto 0)。 char1 : in std_logic_vector(3 downto 0)。 char2 : in std_logic_vector(3 downto 0)。 char3 : in std_logic_vector(3 downto 0)。 min0 : in std_logic_vector(3 downto 0)。 min1 : in std_logic_vector(3 downto 0)。 km0 : in std_logic_vector(3 downto 0)。 km1 : in std_logic_vector(3 downto 0)。 sel : out std_logic_vector(2 downto 0)。 show : out std_logic_vector(7 downto 0))。 end ponent。 signal char0 : std_logic_vector(3 downto 0)。 signal char1 : std_logic_vector(3 downto 0)。 signal char2 : std_logic_vector(3 downto 0)。 signal char3 : std_logic_vector(3 downto 0)。 signal min0 : std_logic_vector(3 downto 0)。 signal min1 : std_logic_vector(3 downto 0)。 signal km0 : std_logic_vector(3 downto 0)。 signal km1 : std_logic_vector(3 downto 0)。 begin charge_control:taxi port map(clk = clk, start = start, stop = stop, mile = mile, single = single, char0 = char0, char1 = char1, char2 = char2, char3 = char3, min0 = min0, min1 = min1, km0 = km0, km1 = km1)。 display_control:display port map(clk = clk, char0 = char0, char1 = char1, char2 = char2, char3 = char3, min0 = min0, min1 = min1, km0 = km0, km1 = km1, sel = sel, show = show)。end structural。計(jì)費(fèi)模塊的VHDL編程：library ieee。us
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