出租車計(jì)費(fèi)器設(shè)計(jì)(編輯修改稿)
2025-07-26 20:52 本頁面
【文章內(nèi)容簡介】 VHDL程序包括以下幾個(gè)基本組成部分：實(shí)體（Entity），結(jié)構(gòu)體（Architecture），程序包（Package），庫（Library）。其中，實(shí)體是一個(gè)VHDL程序的基本單元，由實(shí)體說明和結(jié)構(gòu)體兩部分組成，實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫用于存放已編譯的實(shí)體，機(jī)構(gòu)體，程序包及配置。VHDL 語言的編譯環(huán)境有不同的版本，我們應(yīng)用的是Altera 公司的Maxplus 軟件，它的操作順序如下：使用TEXTEDITOR 編寫VHDL 程序使用COMPILER 編譯VHDL 程序；使用WAVE2FORMEDITOR，SIMULAROT 仿真實(shí)驗(yàn)；使用TIMINGANALTZER 進(jìn)行芯片的時(shí)序分析；用FLOORPLANEDITOR 鎖定芯片管腳位置；使用PROGRAMMER 將編譯好的VHDL 程序下載到芯片中。軟件打開界面如圖3所示：圖3 軟件打開界面代碼輸入界面如圖4所示：圖4 代碼輸入界面功能仿真界面如圖5所示：圖5 功能仿真界面波形仿真界面如圖6所示：圖6 波形仿真界面3 系統(tǒng)仿真 系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過系統(tǒng)模型實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在或正在設(shè)計(jì)的系統(tǒng)的過程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。程序輸入完成后進(jìn)行編譯，編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的仿真平臺(tái)是QuartusII軟件,通過對(duì)VHDL源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真。具體封裝圖如下：圖7 系統(tǒng)封裝圖各信號(hào)說明：輸入信號(hào):clk:系統(tǒng)時(shí)鐘信號(hào)，頻率1Hz； start:啟動(dòng)信號(hào)，當(dāng)start=1時(shí)，出租車啟動(dòng)，計(jì)數(shù)器開始計(jì)數(shù)；則計(jì)數(shù)器停止計(jì)數(shù)； rst:復(fù)位信號(hào)，當(dāng)rst=1時(shí)，各計(jì)數(shù)器清0；當(dāng)rst=0時(shí)，計(jì)數(shù)器可以開始計(jì)數(shù),start=1表示計(jì)數(shù)開始； wait_siignal:等待信號(hào)，處于等待狀態(tài)時(shí)由司機(jī)輸入；輸出信號(hào):km0，km1:里程，單位為公里； min0，min1:等待時(shí)間，單位為分鐘； cost0，cost1，cost2，cost3:費(fèi)用，單位為元，其中cost0表示小數(shù)位。 參數(shù)設(shè)置如下圖所示：圖8參數(shù)設(shè)置仿真圖其中：clk為100ns，rst=0，start=1。引腳鎖定如下圖所示：圖9 引腳鎖定圖啟動(dòng)鍵有效時(shí)，由圖可知，3公里之內(nèi)計(jì)費(fèi)顯示為6元。圖10行駛小于3公里仿真圖啟動(dòng)鍵有效時(shí)，由圖可知。圖11行駛超過3公里仿真圖 啟動(dòng)鍵有效，超過3公里等待信號(hào)有效，由圖可知，3公里之內(nèi)計(jì)費(fèi)顯示6元，等待信號(hào)有效，里程計(jì)數(shù)停止，等待時(shí)間到繼續(xù)行駛，里程計(jì)數(shù)器繼續(xù)計(jì)數(shù)。 圖12 行駛超過3公里中途等待仿真圖行駛途中復(fù)位鍵有效，仿真如圖所示：圖13 行駛復(fù)位仿真圖總結(jié)及體會(huì)通過為期一周的課程設(shè)計(jì)，出租車計(jì)價(jià)器系統(tǒng)的設(shè)計(jì)已基本完成，能按預(yù)期的效果模擬汽車啟動(dòng)、等待、停止、復(fù)位等功能，并顯示車費(fèi)數(shù)目等待時(shí)間及行駛路程。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言及CPLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。在本次設(shè)計(jì)中還存在很多不足，可以改進(jìn)的地方目前有以下幾點(diǎn):一、該設(shè)計(jì)雖然實(shí)現(xiàn)了基本的計(jì)費(fèi)和計(jì)程，但是很多問題并沒有解決，如本設(shè)計(jì)只實(shí)了一種車速的計(jì)費(fèi)。若要實(shí)現(xiàn)出租車的不同檔位下的計(jì)程計(jì)費(fèi)，還需要進(jìn)一步討論。二、該設(shè)計(jì)智能化水平較低，啟動(dòng)、等待、復(fù)位等信號(hào)需要人為輸入，若在實(shí)際中出現(xiàn)操作偏差，會(huì)導(dǎo)致計(jì)費(fèi)不準(zhǔn)確。通過此次課程設(shè)計(jì)，我們更進(jìn)一步的深入了解了VHDL設(shè)計(jì)語言，并在使用過程中對(duì)它有了更深的體會(huì)。對(duì)編程過程中可能遇到的問題有了一定
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