fsk調(diào)制解調(diào)系統(tǒng)的建模與仿真設(shè)計(jì)(編輯修改稿)
2025-07-26 19:14 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)系統(tǒng)。它可以在多種平臺(tái)上運(yùn)行。它擁有開放的界面，可與其他工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合與校驗(yàn)工具相連接。其設(shè)計(jì)輸入、處理和校驗(yàn)功能集成在統(tǒng)一的開發(fā)環(huán)境下n1。MAXPLUS2采用自頂向下的設(shè)計(jì)方法，設(shè)計(jì)流程為設(shè)計(jì)輸入一項(xiàng)目編譯一項(xiàng)目校驗(yàn)一器件編程。1. 設(shè)計(jì)輸入MAXPLUS2軟件的設(shè)計(jì)輸入方法很多，主要有以下三種：原理圖輸入、文本輸入和波形輸入。文本設(shè)計(jì)輸入方法主要用來實(shí)現(xiàn)以AHDL語言形式或VHDL語言形式書寫的文件。MAXPLUS2波形編輯器用于建立和編輯波形文件。Compiler先進(jìn)的波形綜合算法根據(jù)用戶定義的輸入及輸出波形自動(dòng)生成邏輯關(guān)系。Compiler自動(dòng)為狀態(tài)機(jī)分配狀態(tài)位和狀態(tài)變量。2. 項(xiàng)目編譯MAXPLUS2編譯器可以檢查項(xiàng)目中的錯(cuò)誤并進(jìn)行邏輯綜合，將項(xiàng)目最終設(shè)計(jì)結(jié)果加載到Altera器件中去，并為模擬和編程產(chǎn)生輸出文件。3. 項(xiàng)目校驗(yàn)設(shè)計(jì)校驗(yàn)過程包括設(shè)計(jì)仿真和定時(shí)分析，作用是測(cè)試邏輯操作和設(shè)計(jì)的內(nèi)部定時(shí)，MAXPLUS2仿真器可以對(duì)編譯期間生成的二進(jìn)制仿真網(wǎng)表進(jìn)行功能、定時(shí)的仿真。器件的編程是指MAXPLUS2 Programmer使用Compiler生成的編程文件對(duì)Altera器件編程。編程過程可通過配套的編程適配器連接微機(jī)到應(yīng)用板的JAG接口上來實(shí)現(xiàn)。 系統(tǒng)實(shí)現(xiàn)由過零點(diǎn)檢測(cè)原理可以知道，F(xiàn)SK信號(hào)的過零點(diǎn)次數(shù)反映了原始信號(hào)的規(guī)律，所以只要某種方法能夠分析出FSK信號(hào)的過零點(diǎn)次數(shù)，然后根據(jù)調(diào)制時(shí)原始信號(hào)和調(diào)制頻率的關(guān)系，就可以解調(diào)出原始信號(hào)。信號(hào)的解調(diào)框圖如圖31所示。因?yàn)镕PGA只能產(chǎn)生數(shù)字信號(hào)，所以假設(shè)圖31中的調(diào)制信號(hào)FSK已經(jīng)是經(jīng)過數(shù)模轉(zhuǎn)換的數(shù)字FSK信號(hào)。時(shí)鐘信號(hào)控制信號(hào)FSK調(diào)制信號(hào)時(shí)鐘計(jì)數(shù)器C計(jì)數(shù)器Q判決器D基帶信號(hào)圖31 調(diào)制器系統(tǒng)1. 時(shí)鐘計(jì)數(shù)器C由于要計(jì)算調(diào)制信號(hào)一個(gè)周期內(nèi)的過零點(diǎn)次數(shù)，所以用時(shí)鐘計(jì)數(shù)器來計(jì)算調(diào)制信號(hào)的周期，如果時(shí)鐘頻率與FSK調(diào)制信號(hào)頻率fclk：f=1：11，那么表示每11個(gè)CLK時(shí)鐘周期發(fā)送一個(gè)FSK調(diào)制信號(hào),即當(dāng)q從0遞增到10時(shí)，一個(gè)調(diào)制信號(hào)傳輸結(jié)束。2 計(jì)數(shù)器Q根據(jù)過零檢測(cè)法原理，通過檢測(cè)一個(gè)信號(hào)傳輸周期內(nèi)的過零點(diǎn)次數(shù)來判斷基帶信號(hào)。由于上升沿的個(gè)數(shù)就相當(dāng)于FSK信號(hào)過零點(diǎn)的個(gè)數(shù)，那么計(jì)數(shù)器的主要功能就是在調(diào)制信號(hào)的一個(gè)周期內(nèi)，對(duì)信號(hào)X的上升沿進(jìn)行計(jì)數(shù)3. 判決器D判決器的作用圭要是在調(diào)制信號(hào)的一個(gè)周期內(nèi)，對(duì)計(jì)數(shù)器m的值進(jìn)行判決。判決門限值可以根據(jù)調(diào)制信號(hào)和基帶信號(hào)的頻率的比值決定。如f1：fclk=5：1，f2：fclk=2：1則判決門限值工可以選擇．x=5也可以選擇x=2。這樣通過判決器就可以恢復(fù)出原始的基帶信號(hào)。判決器的門限也可以選3或者4，選3或者4的好處是使得解調(diào)器有一定的容錯(cuò)能力，能更好的解調(diào)出基帶信號(hào)。4. 源程序代碼(主體部分)architecture fun of pl＿fsk2 issignal q：integer range 0 to 10； 一分頻計(jì)數(shù)器signal x x．std—logic； 一寄存器signal m：integer range 0 tO 5； 一計(jì)數(shù)器beginprocess(clk) 一對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻beginif clk’event and clk=’1’thenl xx=fsk；一在clk信上升沿時(shí)，fsk信號(hào)對(duì)中間信號(hào)賦值if start=’0’then q=O； if語句完成Q的循環(huán)計(jì)數(shù)else if q=lO then q=O；else q=q+l；end if；end if；end process；process(xx，q) 一此進(jìn)程完成FSK解調(diào)begin if q=lO then m=0： m計(jì)數(shù)器清零else if q=9 thenif m=3then y=’0’。 一if語句通過對(duì)m大小，來判決y輸出的電平else y=’l’。end if；else if xx’event and xx=’l’then mm+1。 一計(jì)xx信號(hào)的脈沖個(gè)數(shù)end if；end process；end fun。 四、系統(tǒng)電路模塊的設(shè)計(jì)及仿真實(shí)現(xiàn)4．1基于VHDL硬件描述語言的FSK程序設(shè)計(jì) FSK調(diào)制模塊及仿真library ieee。use 。use 。use 。entity PL_FSK isport(clk :in std_logic。
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