基于fpga的psk調(diào)制解調(diào)系統(tǒng)設(shè)計(課程設(shè)計論文)(編輯修改稿)
2025-09-06 16:40 本頁面
【文章內(nèi)容簡介】 要由計數(shù)器和二選一開關(guān)等組成。計數(shù)器對外部時鐘信號進(jìn)行分頻與計數(shù)，并輸出兩路相位相反的數(shù)字載波信號；二選一開關(guān)的功能是：在基帶信號的控制下，對兩路載波信號進(jìn)行選通，輸出的信號即為CPSK信號。圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。圖42 CPSK調(diào)制方框圖首先將頻率為fc的時鐘信號CLK分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號，在以q =4循環(huán)計數(shù)時，從圖43所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同 。首先將頻率為fc的時鐘信號CLK分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號，在以q =4循環(huán)計數(shù)時，從圖43所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同 。圖43 CPSK調(diào)制分頻部分程序設(shè)計流程圖如下圖44 所示為二選一電路的VHDL程序設(shè)計流程圖，用一個簡單的二重判斷語句便可完成這一功能。圖44 二選一電路的VHDL程序設(shè)計流程圖在程序中涉及到一些頻率計算，時鐘clk的頻率為fc，則其周期為Tc=1/fc，經(jīng)分頻之后f1和f2的頻率為fc/2,周期為T=2*Tc。在輸入的基帶信號x應(yīng)為2*Tc的整數(shù)倍，這樣利于與波形的分析觀察。 程序及仿真結(jié)果分析CPSK調(diào)制程序如附錄A 所示。CPSK調(diào)制VHDL程序仿真圖如圖446 所示。圖45 CPSK調(diào)制VHDL程序仿真全圖圖46 CPSK調(diào)制VHDL程序仿真局部放大圖載波信號ff2是通過時鐘clk分頻得到的，所以滯后clk一個周期，調(diào)制的輸出信號是有載波得來的，所以滯后載波ff2一個周期，從圖中調(diào)制輸出信號y可看出對輸入基帶信號調(diào)制的成功。 CPSK解調(diào)電路的VHDL建模與程序設(shè)計CPSK解調(diào)器的建模方框圖如圖 47所示。圖中的計數(shù)器q輸出與發(fā)端同步的0相數(shù)字載波。判決器的工作原理是：把計數(shù)器輸出的0相載波與數(shù)字CPSK信號中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號在判決時刻都為“1”時，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。圖47 CPSK解調(diào)器的建模方框圖圖48 CPSK解調(diào)電路的VHDL程序設(shè)計流程圖 程序?qū)斎氲男盘栠M(jìn)行抽樣判決，以計數(shù)器q來規(guī)定抽樣間隔時間，q以4位循環(huán)計數(shù)，這里就形成4個周期的clk間隔來抽樣判決一次，根據(jù)輸入已調(diào)信號的相位判斷出調(diào)制前的信號。 CPSK解調(diào)的VHDL程序及仿真結(jié)果分析CPSK解調(diào)的VHDL程序如附錄B所示，程序成功仿真后的波形圖如圖49 所示。當(dāng)start為高電平時，進(jìn)行CPSK解調(diào)，計數(shù)器開始計數(shù)，并在q=0時根據(jù)x的電平來進(jìn)行抽樣，并判決輸出為y，輸出的y滯后輸入的x一個clk。圖49 CPSK解調(diào)的VHDL程序仿真波形圖 DPSK調(diào)制電路的VHDL建模與程序設(shè)計 DPSK調(diào)制電路方框圖模型DPSK調(diào)制方框圖如圖410 所示。圖中計數(shù)與圖47中的計數(shù)器相同。異或門與寄存器共同完成絕/相變換功能；CPSK調(diào)制器與圖12 CPSK調(diào)制器相同。圖410 DPSK調(diào)制電路方框圖下面程序設(shè)計部分就只包含絕對碼到相對碼的轉(zhuǎn)換，碼型轉(zhuǎn)換后再通過CPSK調(diào)制就實(shí)現(xiàn)了DPSK調(diào)制。如圖411所示為絕對碼轉(zhuǎn)換為相對碼的VHDL程序設(shè)計流程圖。這里確定計數(shù)器q的循環(huán)周期為4，所以絕對碼碼元長度確定為4倍的clk。要完成， 利用VHDL程序中信號的延時性，用xx=xxx,y=xxx兩個公式就能完成絕對碼到相對碼的轉(zhuǎn)換。圖411 絕對碼轉(zhuǎn)換為相對碼的VHDL程序設(shè)計流程圖 絕對碼轉(zhuǎn)換為相對碼的VHDL程序及仿真結(jié)果分析絕對碼轉(zhuǎn)換為相對碼的VHDL程序如附錄C所示。絕對碼轉(zhuǎn)換為相對碼的VHDL程序仿真成功后的波形圖如圖412 所示，clk為系統(tǒng)時鐘，當(dāng)start為高電平時，進(jìn)行絕對碼到相對碼的轉(zhuǎn)換，這時輸入的絕對碼是按4個clk的周期為碼元長度，輸入的數(shù)字信號一定要注意這點(diǎn)。q為計數(shù)器，循環(huán)4位，在q=0時，對輸入的絕對碼x進(jìn)行運(yùn)算，得到y(tǒng)。輸出y是輸入信號x與中間寄存信號xx的異或。同時輸出的y滯后于信號x一個clk。圖412 絕對碼轉(zhuǎn)換為相對碼的VHDL程序仿真波形 DPSK解調(diào)電路的VHDL建模與程序設(shè)計 DPSK解調(diào)電路的設(shè)計DPSK解調(diào)電路的方框圖如圖413 所示，DPSK解調(diào)電路采用CPSK解調(diào)電路加一個相對碼到絕對碼的轉(zhuǎn)換即可實(shí)現(xiàn)。，相對碼/絕對碼變換過程都是以計數(shù)器輸出信號為時鐘的控制下完成的，下面就只設(shè)計相對碼到絕對碼的轉(zhuǎn)換程序即可。圖413 DPSK解調(diào)電路的方框圖如下圖414 所示
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