【文章內容簡介】 83。14 硬件電路連接 15 硬件電路連接說明 16 結 論 17 參考文獻 18 附錄 19 信息與控制工程學院硬件課程設計說明書 1 第 1 章 設計的硬件平臺及開發(fā)工具 硬件平臺 本設計基于復雜可編程邏輯器件 （ CPLD/FPGA）設計并實現(xiàn)數(shù)字時鐘。采用 Altera公司的器件進行設計，開發(fā)調試時采用 Altera的 FPGA 芯片 FLEX10K10LC84，設計完成后下載生成數(shù)字鐘硬件于 Altera的 CPLD芯片 EPM7128SLC84中，實現(xiàn)數(shù)字鐘功能。 利用 Altera 可編程邏輯器件開發(fā)實驗系統(tǒng)進行設計。系統(tǒng)提供 FPGA/CPLD下載板及相應的其它硬件資源。時鐘的時間顯示采用 6位 LED數(shù)碼管（動態(tài)掃描驅動方式），采用系統(tǒng)提供的 1Hz脈沖輸出作為時鐘的秒輸入。按鍵作為調準時、分及秒清零的功能鍵。蜂鳴器和發(fā)光二極管用 于產生整點時的聲光報時信號。 開發(fā)工具 利用 Altera 的可編程邏輯器件開發(fā)工具 MAX+PLUSⅡ，采用原理圖輸入的設計方法進行數(shù)字鐘的設計與調試。 MAX+PLUSⅡ是一個集成的軟件開發(fā)平臺， 提供了從設計輸入、編譯、器件適配、軟件仿真到器件下載的全部功能。 圖 11 為工具環(huán)境。 圖 11 MAX+PlusII工具環(huán)境 基于 FPGA 的數(shù)字時鐘設計 2 第 2 章 數(shù)字時鐘的設計方案及 FPGA 的頂層設計 數(shù)字鐘整體設計方案 數(shù)字鐘的功能 1）以 24 小時制顯示時、分、秒計數(shù)； 2）時間清零，時設置，分設置功 能； 3）整點報時功能。 硬件要求 1）可編程邏輯器件主芯片 :EPF10K10LC844。 2）顯示器件：采用六個八段 LED 共陰極數(shù)碼管，以動態(tài)掃描方式顯示時間； 3）時間設定與調準：三個按鍵用于調時、調分及啟動計時； 4）采用蜂鳴器與發(fā)光二極管進行整點聲光報時； 5）由晶振（ CD4060）組成的脈沖發(fā)生電路提供數(shù)字鐘計時的秒脈沖輸入（ 1Hz）和動態(tài)掃描驅動模塊輸入脈沖（頻率約為 1kHz）。 引腳說明以及 設計方案 clk 為秒脈沖輸入端，由晶振與分頻計數(shù)器（ CD4060）組成的脈沖發(fā) 生電路提供頻率為 1Hz的秒脈沖輸入信號； smclk 為動態(tài)掃描控制模塊的輸入 端 ，由脈沖發(fā)生電路 輸入 頻率約 1kHz 的脈沖信號； hourset、 minset和 reset分別為 時 設置 、分 設置 和 時間 清零輸入 端 ， 連 接按鈕開關； a、b、 c、 d、 e、 f、 g、 dp 為顯示段碼輸出，接數(shù)碼管的段碼輸入 （ led7s6len7s0） ； sel0、 selsel2 接 SN74LS138N 譯碼器 的輸入端 ； speaker 為數(shù)字鐘的整點聲音報時輸出，接蜂鳴器進行整點聲音報時， lamp0、 lamp1和 lamp2為數(shù)字鐘的 報時燈光輸出 ，分別接 三只 LED發(fā)光二極管，進行整點報時發(fā)光 。 數(shù)字鐘電路原理圖見附錄 。 可編程邏輯器件 FPGA 的頂層設計 用頂層設計采用原理圖輸入設計、底層設計采用 VHDL 設計的原理圖與 VHDL 混合設計方法設計帶整點報時功能的數(shù)字鐘，所以此設計可 分為頂層與底層設計， 共分為六 個模塊，即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊 、段碼譯碼模塊 和整點報時模塊。 頂層電路設計原理圖 如 21所示。 秒模塊主體為 60 進制的計數(shù)器 ， daout 為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 reset 為秒清零； enmin 為分鐘進位，每 60 秒產生一個高電平的信號，作為分模塊的時鐘輸信息與控制工程學院硬件課程設計說明書 3 入； clk 為秒模塊的時鐘輸入，接 1Hz 脈沖信號； min_set 為分鐘設置，低電平是不影響秒模塊工作，當它為高電平時， enmin信號會隨之產生一個和 clk頻率相同的信號，達到調整分鐘的目的。 分模塊 主體為 60 進制的計數(shù)器 ， daout 為 向 動態(tài) 掃描控制模塊 提供分的個位和十位數(shù)據(jù)的信號。 Enhour 為分鐘進位，每 60 分產生一個高電平的信號，作為時模塊的時鐘輸入； 秒計數(shù)到 60時的進位輸出信號 enhour1和分鐘調整輸入信號 minset，經或 關系 后接分的脈沖輸入端 clk； clk1為時調整脈沖，接 1Hz 脈沖； hour_set為時鐘設置，低電平是不影響分模塊工作，當它為高電平時， enmin信號會隨之產生一個和 clk頻率相同的信號，達到調整時的目的。 時模塊為一個 24 進制的計數(shù)器， daout 為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 分計數(shù)到 60 時的進位輸出信號 enhour1 和時調整輸入信號 hourset，經或 關系 后接時脈沖輸入端 clk。 daout 為 向 動態(tài) 掃描控制模塊 提供時的個位和十位數(shù)據(jù)的信號。 動態(tài) 掃描模 塊中 smclk為動態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提 供，頻率約 為1kHz； sel0、 sel sel2接外部 3－ 8譯碼器 74LS138的輸入端 A、 B、 C（譯碼器輸出經 75451驅動 LED 數(shù)碼管的位選端）； sec[6..0]、 min[6..0]、 hour[5..0]分別為秒模塊 、 分模塊、時模塊計數(shù)段碼輸出控制信號。該模塊實現(xiàn)時間的動態(tài)掃描顯示 控制 。 段碼譯碼模塊是將 動態(tài) 掃描模 塊輸出的 BCD碼轉換成驅動數(shù)碼管所需要的信號。 整點報時模塊 用于產生整點時的 LED發(fā)光二極管彩燈 和 報時輸出。 分模塊輸出的 信號 接入 dain 。 整點聲音報時 輸出 信號 speak接 蜂鳴器輸入，信號 lamp[2..0]控制整點時產生 60 秒的 LED發(fā)光二極管彩燈閃爍報時 輸出信號 。 圖 21 頂層電路設計原理圖 基于 FPGA 的數(shù)字時鐘設計 4 第 3 章 數(shù)字時鐘的底層模塊設計 秒模塊設計 圖 31 秒模塊頂層設計原理圖 秒模塊 VHDL 程序 library ieee。 use 。 use 。 entity sec is port(clk,reset,min_set:in std_logic。clk 為 1Hz 的秒脈沖輸入信號， reset 為秒清零（復位）信號 min_set 為分鐘調整 enmin:out std_logic。 enmin 為秒模塊進位輸出 daout:out std_logic_vector(6 downto 0))。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）為個位， 60 循環(huán)計數(shù) end entity sec。 architecture behave of sec is signal count:std_logic_vector(6 downto 0)。 定義內部計數(shù)節(jié)點， 60 循環(huán)計數(shù) signal enmin1,enmin2:std_logic。 enmin 為 60 秒產生的進位， enmin2 為調分鍵產生的向分模塊的進位 begin daout=count。 enmin2=(min_set and clk)。 enmin=(enmin1 or enmin2)。 60 秒鐘到和調分鍵均向分模塊產生進位脈沖 process(clk,reset,min_set) begin if(reset=39。039。)then count=0000000。 檢測秒模塊的 1Hz 脈沖上升沿 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001)then 秒的個位是否到“ 9” if count(6 downto 4)=101then 秒各位到“ 9”后，十位計數(shù)到“ 5” 信息與控制工程學院硬件課程設計說明書 5 enmin1=39。139。 秒模塊的 60 秒進位輸出 enmin 置“ 1”，向分模塊產生進位 count=0000000。 秒計數(shù)值“ 0000000”（零秒） else count=count+7。 秒各位到“ 9”后，十位計數(shù)沒到“ 5”，則加“ 7”變?yōu)椤?0”，同時向十位進位 end if。 else count=co