基于fpga的fsk調(diào)制解調(diào)(編輯修改稿)
2025-02-12 13:42 本頁面
【文章內(nèi)容簡介】 Tb時抽樣（其中k為整數(shù)），并且將這些值進行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。圖5 非相干解調(diào)法原理框圖三、FSK的解調(diào)方框圖及電路符號圖6 FSK解調(diào)方框圖圖7 FSK解調(diào)電路符號13FPGA課程設(shè)計——設(shè)計方案3 設(shè)計方案 FSK基于VHDL語言調(diào)制程序文件名： FSKTZ功能：基于VHDL硬件描述語言，對基帶信號進行FSK調(diào)制LIBRARY IEEE。USE 。USE 。USE 。ENTITY FSKTZ IS PORT(CLK:IN STD_LOGIC。 系統(tǒng)時鐘 START:IN STD_LOGIC。 開始調(diào)制信號 X:IN STD_LOGIC。 基帶信號 Y:OUT STD_LOGIC)。 調(diào)制信號END FSKTZ。ARCHITECTURE BEHAV OF FSKTZ ISSIGNAL Q1:INTEGER RANGE 0 TO 11。 載波信號F1的分頻計數(shù)器SIGNAL Q2:INTEGER RANGE 0 TO 3。 載波信號F2的分頻計數(shù)器SIGNAL F1,F2:STD_LOGIC。 載波信號F1，F(xiàn)2 BEGIN PROCESS(CLK) 產(chǎn)生載波F1 BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF START=39。039。 THEN Q1=0。 ELSIF Q1=5 THEN F1=39。139。Q1=Q1+1。 改變Q1可以改變載波F1 的占空比 ELSIF Q1=11 THEN F1=39。039。Q1=0。 ELSE F1=39。039。Q1=Q1+1。 END IF。 END IF。 END PROCESS。 PROCESS(CLK) 產(chǎn)生載波F2 BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF START=39。039。 THEN Q2=0。 ELSIF Q2=1 THEN F2=39。039。Q2=0。 ELSIF Q2=0 THEN F2=39。139。Q2=Q2+1。 ELSE F2=39。039。Q2=Q2+1。 END IF。 END IF。 END PROCESS。 PROCESS(CLK,X) 此進程完成對基帶信號的FSK調(diào)制 BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN IF X=39。039。 THEN Y=F1。 X=’0’時，輸出F1 ELSE Y=F2。 X=’1’時，輸出F2 END IF。 END IF。 END PROCESS。END BEHAV。 FSK基于VHDL語言解調(diào)程序文件名：FSKJT功能：基于VHDL硬件描述語言，對基帶信號進行FSK解調(diào)LIBRARY IEEE。USE 。USE 。USE 。ENTITY FSKJT IS PORT(CLK:IN STD_LOGIC。 系統(tǒng)時鐘 START:IN STD_LOGIC。 同步信號 X:IN STD_LOGIC。 調(diào)制信號 Y:OUT STD_LOGIC)。 基帶信號END FSKJT。ARCHITECTURE BEHAV OF FSKJT ISSIGNAL Q:INTEGER RANGE 0 TO 11。 分頻計數(shù)器SIGNAL XX:STD_LOGIC。 寄存器SIGNAL M:INTEGER RANGE 0 TO 5。 計數(shù)器 BEGIN PROCESS(CLK) BEGIN IF (CLK39。EVENT AND CLK=39。139。) THEN XX=X。 在CLK信號上升沿時 X信號對中間信號XX賦值 IF START=39。039。 THEN Q=0。 IF語句完成對Q的循環(huán)計數(shù) ELSIF Q=11 THEN Q=0。 ELSE Q=Q+1。 END IF。 END IF。 END PROCESS。 PROCESS(XX
研究報告相關(guān)推薦
鄂ICP備17016276號-1