基于fpga的fsk調(diào)制解調(diào)(文件)
【正文】 PL_FSK2工程個(gè)層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了解個(gè)層次的電路結(jié)構(gòu)，如圖16所示。通過(guò)FSK系統(tǒng)調(diào)制與解調(diào)建模，以Quartus II ，基于VHDL語(yǔ)言，達(dá)到了預(yù)期的仿真結(jié)果。FPGA課程設(shè)計(jì)——參考文獻(xiàn)6 參 考 文 獻(xiàn)[1] （第五版）.北京：國(guó)防工業(yè)出版社，2001[2] . 北京：國(guó)防工業(yè)出版社，2006 [3] 蘇青,：清華大學(xué)出版社，2007[4] ：電子工業(yè)出版社，2005[5] . 北京：北京航空航天大學(xué)出版社,1998[6] 段吉海,黃智偉. 基于CPLD/：電子工業(yè)出版社,2004.[7] ：高等教育出版社,2002 [8] . 北京：清華大學(xué)出版社,1997[9] 潘松,：[10] 張文艷,陳立強(qiáng),程方,2004(4):1921[11] [M].上海：復(fù)旦大學(xué)出版社，1997.[12] [M].：清華大學(xué)出版社.[13] 劉愛(ài)榮，王振成. EDA技術(shù)與CPLD/：清華大學(xué)出版社，2007。但由于個(gè)人的能力有限，設(shè)計(jì)還存在不足。文中采用硬件描述語(yǔ)占設(shè)計(jì)的基于FPGA調(diào)制解調(diào)器，設(shè)計(jì)靈活、修改方便，有效地縮小了系統(tǒng)的體積，增加了可靠性，同時(shí)系統(tǒng)采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級(jí)的系統(tǒng)性；由于使用FPGA芯片，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場(chǎng)可編程器件的優(yōu)越性。注意，Quartus II的仿真波形文件中，波形編輯文件（*.vwf）與波形仿真報(bào)告輸出文件（Simulation Report）是分開(kāi)的，而Maxplus II的激勵(lì)波形編輯文件與波形仿真報(bào)告輸出文件是合二為一的。單擊x使之變成藍(lán)色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號(hào)。圖13 FSK解調(diào)波形編輯器輸入信號(hào)窗口④設(shè)計(jì)信號(hào)波形。設(shè)計(jì)中整個(gè)仿真時(shí)間區(qū)域設(shè)為6us、時(shí)間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。一、FSK解調(diào)波形仿真①建立仿真測(cè)試波形文件。其方法為：選擇Tools︱RTL Viewer，可以打開(kāi)FSKTZ工程個(gè)層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了解個(gè)層次的電路結(jié)構(gòu)。⑥ 所有設(shè)置完成后，即可啟動(dòng)仿真器Processing︱Start Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。單擊圖9窗口的時(shí)鐘信號(hào)clk使之變成藍(lán)色條，再單擊右鍵，選擇Value設(shè)置中的Count Value項(xiàng)，設(shè)置clk為連續(xù)變化的二進(jìn)制值，初始值為“0”。Registers:Postfitting，然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計(jì)中的PL_FSK工程的所有端口的引腳名。圖8 波形文件編輯窗口②設(shè)置仿真時(shí)間區(qū)域。整個(gè)時(shí)序仿真測(cè)試流程一般有建立波形文件、輸入信號(hào)節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號(hào)、波形文件存盤(pán)、運(yùn)行仿真器和分析方針波形等步驟。 計(jì)XX信號(hào)的脈沖個(gè)數(shù) END IF。 ELSIF XX39。039。 END IF。 THEN Q=0。139。 分頻計(jì)數(shù)器SIGNAL XX:STD_LOGIC。 同步信號(hào) X:IN STD_LOGIC。USE 。 END PROCESS。 THEN Y=F1。EVENT AND CLK=39。 END IF。Q2=Q2+1。039。) THEN IF START=39。 END PROCESS。039。 改變Q1可以改變載波F1 的占空比 ELSIF Q1=11 THEN F1=39。 THEN Q1=0。EVENT AND CLK=39。ARCHITECTURE BEHAV OF FSKTZ ISSIGNAL Q1:INTEGER RANGE 0 TO 11。 系統(tǒng)時(shí)鐘 START:IN STD_LOGIC。USE 。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：如果上支的信號(hào)包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。圖1 頻率健控法原理框圖鍵控法產(chǎn)生的 FSK信號(hào)頻率穩(wěn)定度可以做得很高并且沒(méi)有過(guò)渡頻率，它的轉(zhuǎn)換速度快，波形好。一般采用的控制方法是：當(dāng)基帶信號(hào)為正時(shí)（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號(hào)為負(fù)時(shí)（相當(dāng)于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低
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