基于fpga的fsk調(diào)制解調(diào)(完整版)
【正文】 tus II可實(shí)現(xiàn)硬件描述語(yǔ)言或網(wǎng)表文件（VHDL、Verilog、BDF、TDF、EDIF、VQM）對(duì)應(yīng)的RTL電路圖的生成。本次畢業(yè)設(shè)計(jì)是對(duì)專業(yè)基礎(chǔ)知識(shí)一次實(shí)際檢驗(yàn)和鞏固，同時(shí)也是走向工作崗位前的一次熱身。本次設(shè)計(jì)，由于數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合，使得通信系統(tǒng)的性能得到了迅速的提高。⑤ 文件存盤(pán)選擇File中的Save as項(xiàng)。③ 輸入工程信號(hào)節(jié)點(diǎn)選擇View菜單中的Utility Windows項(xiàng)的Node Finder，在此對(duì)話框Filter項(xiàng)中選擇Pins:allamp。 FSK解調(diào)仿真工程編譯通過(guò)后，必須對(duì)其功能和時(shí)序性能進(jìn)行仿真測(cè)試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。單擊start使之變成藍(lán)色，再單擊右鍵，選擇Value設(shè)置中的Forcing High項(xiàng)，使start變成高電平信號(hào)。對(duì)于時(shí)序仿真測(cè)試來(lái)說(shuō)，將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時(shí)間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)項(xiàng)目而定。 END PROCESS。 IF語(yǔ)句通過(guò)對(duì)M大小，來(lái)判決Y輸出的電平 ELSE Y=39。 IF語(yǔ)句完成對(duì)Q的循環(huán)計(jì)數(shù) ELSIF Q=11 THEN Q=0。 寄存器SIGNAL M:INTEGER RANGE 0 TO 5。USE 。 X=’0’時(shí)，輸出F1 ELSE Y=F2。 END IF。Q2=0。 PROCESS(CLK) 產(chǎn)生載波F2 BEGIN IF (CLK39。039。139。 開(kāi)始調(diào)制信號(hào) X:IN STD_LOGIC。 二、FSK濾波非相干解調(diào)法輸入的FSK中頻信號(hào)分別經(jīng)過(guò)中心頻為、的帶通濾波器，然后分別經(jīng)過(guò)包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時(shí)抽樣（其中k為整數(shù)），并且將這些值進(jìn)行比較。這種方法產(chǎn)生的調(diào)頻信號(hào)是相位連續(xù)的，雖然實(shí)現(xiàn)方法簡(jiǎn)單，但頻率穩(wěn)定度不高，同時(shí)頻率轉(zhuǎn)換速度不能做得太快，但是其優(yōu)點(diǎn)是由調(diào)頻器所產(chǎn)生的FSK信號(hào)在相鄰碼元之間的相位是連續(xù)的。以往的鍵控移頻調(diào)制解調(diào)器采用“定功能集成電路+連線”式設(shè)計(jì)；集成塊多，連線復(fù)雜，容易出錯(cuò)，且體積較大，本設(shè)計(jì)采用Lattice公司的FPGA芯片，有效地縮小了系統(tǒng)的體積，降低了成本，增加了可靠性，同時(shí)系統(tǒng)采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級(jí)的系統(tǒng)性。因?yàn)镕SK信號(hào)為恒包絡(luò)信號(hào)，其信息完全包含在信號(hào)的過(guò)零點(diǎn)上，所以比起調(diào)幅信號(hào)，其對(duì)幅度非線性抗干擾能力要強(qiáng)。FPGA/CPLD課程設(shè)計(jì)報(bào)告[FSK調(diào)制解調(diào)器設(shè)計(jì)] 學(xué)生姓名： X X 學(xué)生學(xué)號(hào)： 200XXXXXX 院 （系）： 電氣信息工程學(xué)院 年級(jí)專業(yè)： 20XX級(jí)電子信息工程 指導(dǎo)老師： XX X XX 聯(lián)系電話： XXXXXXXX 二〇XX年六月FPGA課程設(shè)計(jì)——摘要摘 要調(diào)制解調(diào)器是通信系統(tǒng)中的關(guān)鍵設(shè)備，其性能的好壞直接關(guān)系到整個(gè)系統(tǒng)的性能。③調(diào)制解調(diào)易用軟硬件實(shí)現(xiàn)，簡(jiǎn)單易懂。 設(shè)計(jì)要求，利用Quartus II軟件中的VHDL語(yǔ)言對(duì)2FSK頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)。二、頻率鍵控法頻率鍵控法也稱頻率選擇法。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。 基帶信號(hào) Y:OUT STD_LOGIC)。) THEN IF START=39。Q1=0。EVENT AND CLK=39。 ELSIF Q2=0 THEN F2=39。 END PROCESS。 X=’1’時(shí)，輸出F2 END IF。ENTITY FSKJT IS PORT(CLK:IN STD_LOGIC。 計(jì)數(shù)器 BEGIN PROCESS(CLK) BEGIN IF (CLK39。 ELSE Q=Q+1。139。END BEHAV。設(shè)計(jì)中整個(gè)仿真時(shí)間區(qū)域設(shè)為6us、時(shí)間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。單擊x使之變成藍(lán)色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號(hào)。整個(gè)時(shí)序仿真測(cè)試流程一般有建立波形文件、輸入信號(hào)節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號(hào)、波形文件存盤(pán)、運(yùn)行仿真器和分析方針波形等步驟。Registers
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