基于fpga的fsk調(diào)制解調(diào)(存儲版)
【正文】 ABSTRACT…………………………………………………………………………Ⅱ1 緒 論………………………………………………………………………………1 題目的意義………………………………………………………………………1 設(shè)計(jì)要求…………………………………………………………………………12 FSK設(shè)計(jì)的基本原理………………………………………………………………2 FSK的調(diào)制………………………………………………………………………2 FSK的解調(diào)………………………………………………………………………33 設(shè)計(jì)方案……………………………………………………………………………5 FSK基于VHDL語言調(diào)制程序……………………………………………………5 FSK基于VHDL語言解調(diào)程序……………………………………………………64 測 試………………………………………………………………………………8 FSK調(diào)制仿真……………………………………………………………………8 FSK解調(diào)仿真……………………………………………………………………115 結(jié) 論………………………………………………………………………………146 參考文獻(xiàn)…………………………………………………………………………15ⅢFPGA課程設(shè)計(jì)——緒論1 緒 論 題目的意義數(shù)字調(diào)制技術(shù)是現(xiàn)代通信的一個(gè)重要內(nèi)容，在數(shù)字通信系統(tǒng)中,由于數(shù)字信號具有豐富的低頻成份，不宜進(jìn)行無線傳輸或長距離電纜傳輸，因而需要將基帶信號進(jìn)行數(shù)字調(diào)制(Digital Modulation)。經(jīng)過近兩個(gè)星期的的實(shí)驗(yàn)，我們四個(gè)組員齊心協(xié)力，利用Quartus II軟件中的VHDL語言對FSK頻移鍵控系統(tǒng)就行調(diào)制、解調(diào)的程序設(shè)計(jì)。②對幅度的非線性抗干擾能力強(qiáng)。移頻鍵控(FSK)是數(shù)字信息傳輸中使用較早的一種調(diào)制形式，它由于其抗干擾及衰落性較好且技術(shù)容易實(shí)現(xiàn)，因而在集散式工業(yè)控制系統(tǒng)中被廣泛采用。一般采用的控制方法是：當(dāng)基帶信號為正時(shí)（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為f1）；當(dāng)基帶信號為負(fù)時(shí)（相當(dāng)于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為f2）；從而實(shí)現(xiàn)了調(diào)頻。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：如果上支的信號包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。 系統(tǒng)時(shí)鐘 START:IN STD_LOGIC。EVENT AND CLK=39。 改變Q1可以改變載波F1 的占空比 ELSIF Q1=11 THEN F1=39。 END PROCESS。039。 END IF。 THEN Y=F1。USE 。 分頻計(jì)數(shù)器SIGNAL XX:STD_LOGIC。 THEN Q=0。039。 計(jì)XX信號的脈沖個(gè)數(shù) END IF。圖8 波形文件編輯窗口②設(shè)置仿真時(shí)間區(qū)域。單擊圖9窗口的時(shí)鐘信號clk使之變成藍(lán)色條，再單擊右鍵，選擇Value設(shè)置中的Count Value項(xiàng)，設(shè)置clk為連續(xù)變化的二進(jìn)制值，初始值為“0”。其方法為：選擇Tools︱RTL Viewer，可以打開FSKTZ工程個(gè)層次的RTL電路圖，雙擊圖形中有關(guān)模塊，或選擇左側(cè)各項(xiàng)，可了解個(gè)層次的電路結(jié)構(gòu)。設(shè)計(jì)中整個(gè)仿真時(shí)間區(qū)域設(shè)為6us、時(shí)間軸周期為40ns，其設(shè)置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設(shè)置結(jié)束。單擊x使之變成藍(lán)色，再單擊右左側(cè)Waveform Editing按鈕，把x變成高低電平連續(xù)變化信號。文中采用硬件描述語占設(shè)計(jì)的基于FPGA調(diào)制解調(diào)器，設(shè)計(jì)靈活、修改方便，有效地縮小了系統(tǒng)的體積，增加了可靠性，同時(shí)系統(tǒng)采用VHDL語言進(jìn)行設(shè)計(jì)，具有良好的可移植性及產(chǎn)品升級的系統(tǒng)性；由于使用FPGA芯片，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場可編程器件的優(yōu)越性。FPGA課程設(shè)計(jì)——參考文獻(xiàn)6 參 考 文 獻(xiàn)[1] （第五版）.北京：國防工業(yè)出版社，2001[2] . 北京：國防工業(yè)出版社，2006 [3] 蘇青,：清華大學(xué)出版社，2007[4] ：電子工業(yè)出版社，2005[5] . 北京：北京航空航天大學(xué)出版社,1998[6] 段吉海,黃智偉. 基于CPLD/：電子工業(yè)出版社,2004.[7] ：高等教育出版社,2002 [8] . 北京：清華大學(xué)出版社,1997[9] 潘松,：[10] 張文艷,陳立強(qiáng),程方,2004(4):19
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