【正文】 FPGA課程設計——結(jié)論5 結(jié) 論 傳統(tǒng)的FSK調(diào)制解調(diào)方式都是采用硬件電路實現(xiàn)，電路復雜、調(diào)試不便。對于時序仿真測試來說，將仿真時間設置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設置的時間區(qū)域?qū)⒁暰唧w的設計項目而定。單擊圖9左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標在波形編輯窗口單擊（右擊為放大，左擊為縮?。狗抡孀鴺颂幱谶m當位置。 THEN M=M+1。039。USE 。Q2=Q2+1。 END IF。 載波信號F1，F(xiàn)2 BEGIN PROCESS(CLK) 產(chǎn)生載波F1 BEGIN IF (CLK39。假設上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準則是：圖4 相干解調(diào)法原理框圖接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進行濾波與本地相干載波相乘和包絡檢波后，進行抽樣判決，判決的準則是比較兩路信號包絡的大小。例如可以對載波的振幅、頻率及相位進行鍵控，便可獲得振幅鍵控(ASK)、移頻鍵控(FSK)、相移鍵控(PSK)等調(diào)制方式。終于制作出了FSK調(diào)制解調(diào)器。、解調(diào)的電路圖。USE 。 THEN Q1=0。) THEN IF START=39。EVENT AND CLK=39。 同步信號 X:IN STD_LOGIC。 END IF。整個時序仿真測試流程一般有建立波形文件、輸入信號節(jié)點、設置波形參數(shù)、編輯輸入信號、波形文件存盤、運行仿真器和分析方針波形等步驟。⑥ 所有設置完成后，即可啟動仿真器Processing︱Start Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。圖13 FSK解調(diào)波形編輯器輸入信號窗口④設計信號波形。但由于個人的能力有限，設計還存在不足。⑥所有設置完成后，即可啟動仿真器Processing︱Start Simulation直到出現(xiàn)Simulation was successful，仿真結(jié)束。整個時序仿真測試流程一般有建立波形文件、輸入信號節(jié)點、設置波形參數(shù)、編輯輸入信號、波形文件存盤、運行仿真器和分析方針波形等步驟。設計中整個仿真時間區(qū)域設為6us、時間軸周期為40ns，其設置步驟是在Edit菜單中選擇End Time，在彈出的窗口中Time處填入6，單位選擇us，同理在Gride Size中Time period輸入40ns，單擊OK按鈕，設置結(jié)束。139。 計數(shù)器 BEGIN PROCESS(CLK) BEGIN IF (CLK39。 X=’1’時，輸出F2 END IF。 ELSIF Q2=0 THEN F2=39。Q1=0。 基帶信號 Y:OUT STD_LOGIC)。二、頻率鍵控法頻率鍵控法也稱頻率選擇法。③調(diào)制解調(diào)易用軟硬件實現(xiàn)，簡單易懂。因為FSK信號為恒包絡信號，其信息完全包含在信號的過零點上，所以比起調(diào)幅信號，其對幅度非線性抗干擾能力要強。這種方法產(chǎn)生的調(diào)頻信號是相位連續(xù)的，雖然實現(xiàn)方法簡單，但頻率穩(wěn)定度不高，同時頻率轉(zhuǎn)換速度不能做得太快，但是其優(yōu)點是由調(diào)頻器所產(chǎn)生的FSK信號在相鄰碼元之間的相位是連續(xù)的。 開始調(diào)制信號 X:IN STD_LOGIC。039。Q2=0。 X=’0’時，輸出F1 ELSE Y=F2。 寄存器SIGNAL M:INTEGER RANGE 0 TO 5。 IF語句通過對M大小，來判決Y輸出的電平 ELSE Y=39。對于時序仿真測試來說，將仿真時間設置在一個合理的時間區(qū)域內(nèi)是十分必要的，通常設置的時間區(qū)域?qū)⒁暰唧w的設計項目而定。 FSK解調(diào)仿真工程編譯通過后，必須對其功能和時序性能進行仿真測試，以驗證設計結(jié)果是否滿足設計要求。⑤ 文件存盤選擇File中的Save as項。本次畢業(yè)設計是對專業(yè)基礎知識一次實際檢驗和鞏固，同時也是走向工作崗位前的一次熱身。單擊圖13左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標在波形編輯窗口單擊（右擊為放大，左擊為縮?。?，使仿真坐標處于適當位置。仿真波形輸出文件FSKTZ Simulation Report將自動彈出如圖10所示。假設需要調(diào)制的二進制序列為[1 1 0 1 0 0 1 0 1 1 0 0 1]，且碼元寬度為480ns。 END PROCESS。 調(diào)制信號 Y:OUT STD_LOGIC)。139。039。 ELSIF Q1=5 THEN F1=39。USE 。1FPGA課程設計——FSK設計的基本原理