【文章內(nèi)容簡介】 在DATA引腳輸出的是RDYnBSY信號(hào)，如果 nRS 管腳沒有使用，應(yīng)該被固定連接到高電平。RDYnBSY：輸出，忙閑信號(hào)：高電平表示器件準(zhǔn)備好來存取另外字節(jié)的數(shù)據(jù)；高電平表示器件沒有準(zhǔn)備好接收另外字節(jié)的數(shù)據(jù)。nCS、CS：輸入，片選擇信號(hào)：nCS為低電平且CS為高電平器件被使能可以進(jìn)行配置，如果只有一個(gè)芯片選擇輸入被使用，那么另外一個(gè)必須被激活，在配置和初始化的過程中，nCS和CS管腳必須被處于有效狀態(tài)。CLKUSR：輸入，可選的用戶時(shí)鐘輸入信號(hào)：用在初始化過程中；(注：在初始化過程中可以繼續(xù)使用配置數(shù)據(jù)用的DCLK，或者切換到用CLKUSR)。DATA[7..1]：數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過DATA[7..1]與DATA0輸入器件。DATA0：輸入，數(shù)據(jù)輸入：在串行配置模式下比特流數(shù)據(jù)通過DATA0寫入器件。DATA7：輸出，在FPGA配置方式，DATA的數(shù)據(jù)是被RDYnBSY信號(hào)通過電平觸發(fā)方式在nRS信號(hào)已經(jīng)被鎖存之后寫入。INIT_DONE：輸出集電極開路，狀態(tài)管腳：可以被用來指示器件已經(jīng)被初始化或者已經(jīng)進(jìn)入用戶模式；在配置過程中INIT_DONE 引腳保持低電平，在初始化之前和之后，INIT_DONE引腳被釋放，被上拉到VCCIO通過一個(gè)外部上拉電阻，因?yàn)镮NIT_DONE在配置之前是三態(tài)，所以被外部的上拉電阻拉到高電平。因此監(jiān)控電路必須能夠檢測(cè)一個(gè)01的跳變信號(hào)。DEV_OE：輸入，此管腳需要在編譯設(shè)置中設(shè)定才能實(shí)現(xiàn)第一功能，缺損是第二功能；當(dāng)本引腳被拉低，所有I/O都是三態(tài)。當(dāng)本引腳被拉高，所有I/O在正常的程序控制狀態(tài)。(2)FLEX1OK配置引腳FLEX1OK主要由嵌入式陣列塊、邏輯陣列塊、快速通道(FastTrack)和I/O單元四部分組成。 FLEX 10K10主要引腳功能，該裝置采用的FLEX EPF10K10有84個(gè)引腳，各主要引腳功能如下()： FLEX10K10芯片引腳圖FLEX10K系列采用重復(fù)可構(gòu)造的CMOS SRAM工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相組合，同時(shí)也結(jié)合了眾多可編程器件的有點(diǎn)來完成普通門陣列的宏功能。每個(gè)FLEX 10K器件包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，它能讓設(shè)計(jì)人員輕松地開發(fā)出存儲(chǔ)器、數(shù)字信號(hào)處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。同時(shí)，改芯片具有的多電壓功能可以全面支持以不同電壓工作的產(chǎn)品。EPF10K10有84I/O口，其豐富的IO資源，大大滿足了用戶的需求，： I/O引腳對(duì)應(yīng)的引腳序號(hào)引 腳編 號(hào)引 腳編 號(hào)引 腳編 號(hào)引 腳引 腳I/O716I/O1728I/O2749I/O3762I/O817I/O1829I/O2850I/O3864I/O918I/O1930I/O2951I/O3965I/O1019I/O2035I/O3052I/O4066I/O1121I/O2136I/O3153I/O4167I/O1222I/O2237I/O3254I/O4371I/O1323I/O2338I/O3358I/O4472I/O1424I/O2439I/O3459I/O1525I/O2547I/O3560I/O1627I/O2648I/O3661FLEX10K10主要特點(diǎn)如下：① 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個(gè)器件中的系統(tǒng)集成，具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通功能的邏輯陣列；② 高密度，它具有10000—150000個(gè)可用門，高達(dá)40960位內(nèi)部RAM；③ 系統(tǒng)支持多電壓I/O接口；④ 低功耗，；⑤ 靈活的內(nèi)部連接，快速、可預(yù)測(cè)連線延時(shí)的快速通道連續(xù)式分布結(jié)構(gòu)。3 波形發(fā)生器的VHDL描述完整的波形發(fā)生器由三部分組成：由計(jì)數(shù)器構(gòu)成的地址信號(hào)發(fā)生器、波形數(shù)據(jù)ROM和D/A。在FPGA的頂層文件中，計(jì)數(shù)器通過外來的控制信號(hào)和高速時(shí)鐘信號(hào)向波形數(shù)據(jù)ROM發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)速度決定；當(dāng)固定波頻率掃描出地址時(shí)，輸出波形是固定頻率，而當(dāng)以周期性變方式掃描輸出地址時(shí)，則輸出波形為掃描信號(hào)。波形數(shù)據(jù)ROM中存有發(fā)生器的波形數(shù)據(jù)?；贔PGA波形發(fā)生器的VHDL的實(shí)現(xiàn)經(jīng)過以下幾個(gè)過程，首先利用MATLAB軟件編寫波形查找表程序生成波形查找表（請(qǐng)參看第4章）獲得波形數(shù)據(jù)，利用MAX+plusⅡ軟件依次建立波形數(shù)據(jù)文件、在FPGA生成ROM空間存儲(chǔ)波形數(shù)據(jù)再經(jīng)過編譯、仿真、下載和測(cè)試即可以得到波形了。 波形發(fā)生器的VHDL描述 正弦信號(hào)波形數(shù)據(jù)文件的建立 正弦波數(shù)據(jù)存儲(chǔ)器ROM地址線寬度為6，數(shù)據(jù)線寬度為8，在FPGA中用VHDL硬件描述語言實(shí)現(xiàn)存儲(chǔ)空間的擴(kuò)展，正弦波波形數(shù)據(jù)由64點(diǎn)構(gòu)成，在MATLAB環(huán)境下，通過采樣獲取，關(guān)于采樣數(shù)據(jù)的獲取方法，在本文的第四章有詳細(xì)說明。波形數(shù)據(jù)在FPGA的時(shí)序控制下，經(jīng)DAC0832進(jìn)行D/A轉(zhuǎn)換，實(shí)現(xiàn)將數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)，模擬信號(hào)通過放大，濾波后，可實(shí)現(xiàn)波形的還原。波形數(shù)據(jù)文件：WIDTH=8；DEPTH=64；ADDRESS＿RADIX=HEX；DATA＿RADIX=DEC；CONTENT BEGIN00：255；01：254；02：252；03：249；04：245；05：239；06：233；07：255；08：217；09：207；0A：197；0B：186；0C：174；0D：162；0E：150；0F：137；10：124；11：112；12：99；13：87；14：75；15：64；16：53；17：43；18：34；19：26；1A：19；1B：13；1C：8；1D：4；1E：1；1F：0；20：0；21：1；22：4；23：8；24：13；25：19；26：26；27：34；28：43；29：53；2A：64；2B：75；2C：87；2D：99；2E：112；2F：124；30：137；31：150；32：162；33：174；34：186；35：197；36：207；37：217；38：225；39：233；3A：239；3B：245；3C：249；3D：252；3E：254；3F：255；END； 其中WIDTH=8，表示數(shù)據(jù)輸出位寬是8；DEPTH=64，表示共有64個(gè)8位數(shù)據(jù)點(diǎn)；ADDRESS＿RADIX=HEX，表示地址信號(hào)用十六進(jìn)制數(shù)表示；DATA＿RADIX=DEC，存盤的路徑為d:\lihui\data。以上所示的數(shù)據(jù)格式只是為了節(jié)省篇幅，實(shí)用中每一數(shù)據(jù)組占一行。 LPM＿ROM定制(1)進(jìn)入MAX+plusⅡ，選菜單File→MegaWizardPlugInManager,選擇“Creat a new”，然后按“Next”鍵。選擇LPM＿ROM；最后在Browse下的欄中鍵入路徑與輸出文件名：d:\lihui\。 定制LPM＿ROM文件(2)單擊“Next”鍵，選擇ROM數(shù)據(jù)位寬度為8，地址線寬度為6，即設(shè)置此ROM能儲(chǔ)存8位二進(jìn)制數(shù)據(jù)共64個(gè)?！癇rowse”鈕，找到ROM中的加載文件路徑和文件名：d:\lihui\.其中ROM元件的inclock是地址瑣存時(shí)鐘。它的作用是每來一個(gè)電平就從定制好的ROM里取一個(gè)數(shù)送往q輸出。 加入初始化文件(3)在MAX+plusⅡ中打開已制定的ROM文件，觀察文件中的實(shí)體表達(dá)。LIBRARY ieee。USE 。ENTITY lpm ISPORT(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。inclock: IN STD_LOGIC 。q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。END lpm。ARCHITECTURE SYN OF lpm ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0)。COMPONENT lpm_romGENERIC (lpm_width: NATURAL。lpm_widthad: NATURAL。lpm_address_control: STRING。lpm_outdata: STRING。lpm_file: STRING)。PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。inclock: IN STD_LOGIC 。q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。END COMPONENT。BEGINq = sub_wire0(7 DOWNTO 0)。lpm_rom_ponent : lpm_romGENERIC MAP (LPM_WIDTH = 8,LPM_WIDTHAD = 6,LPM_ADDRESS_CONTROL = REGISTERED,LPM_OUTDATA = UNREGISTERED,LPM_FILE = D:/lihui/)PORT MAP ( address = address,inclock = inclock,q = sub_wire0)。END SYN。(4)對(duì)文件進(jìn)行編譯仿真打開MAX+plusⅡ，選菜單File→New。在此對(duì)話框中選擇“Text Editor file”，單擊“OK”按鈕，即選中了文本編輯方式。在出現(xiàn)的Untitled Text Editor文本編輯窗口中鍵入VHDL程序,輸入完畢后，選擇菜單File→Save，彈出“Save As”對(duì)話框。首先在“Directories”目錄框中選擇已經(jīng)建立好的存放本文件名“”，單擊“OK”按鈕，即把輸入的文件存放在目錄d:\lihui中了。將當(dāng)前設(shè)計(jì)設(shè)定為工程和選定目標(biāo)器件。首先選擇菜單File→Project→Set ProjecttoCurrentFile，當(dāng)前的設(shè)計(jì)工程即被指定為ipm。設(shè)定后可以看到MAX+plusⅡ主窗口左上方的工程路徑指向?yàn)椋篸:\lihui\lpm?！　　≡谠O(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)器件芯片，以便能在編譯后得到有針對(duì)性的時(shí)序仿真文件。選擇菜單Assign→Device…，在彈出的對(duì)話框中的“Device Family”下拉列表中選擇需要器件FLEX10K。為了選擇EPF10K10LC844器件，不要選中次欄下方的“Show Only Fastest Speed Grades”選項(xiàng)，以便顯示出所有速度級(jí)別的器件。完成器件選擇后，按“OK”按鈕。選擇VHDL文本編輯版本號(hào)。選擇MAX+plusⅡ菜單Compiler命令項(xiàng)，出現(xiàn)編譯窗口（）后，根據(jù)自己輸入的VHDL文本格式選擇VHDL文本編輯版本號(hào)?！鶹HDL Netlist Reader Settings,在彈出的窗口中選擇“VHDL1993”，+plusⅡ中嵌入了用于優(yōu)化FLEX10K和ACEX1K系列適配的算法，編輯前關(guān)閉這一算法。方法是在進(jìn)入編輯窗口后,選擇Processing→Fitter Setting，消去最上面的“Use Quartus Fitter…”項(xiàng)。 選定當(dāng)前工程的目標(biāo)器件按“Start”按鈕，運(yùn)行編譯器。單擊“Locate”錯(cuò)誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動(dòng)的光標(biāo)附近或上方找到錯(cuò)誤所在。糾正后再次編輯，直至排除所用錯(cuò)誤。再進(jìn)行時(shí)序仿真。首先，選擇菜單File→New，“New”對(duì)話框中的“Waveform Editer file”項(xiàng)，打開波形編輯窗口。之后彈出仿真波形編輯窗口。其次，在波形編輯窗口的上方選擇菜單“Node”，在下拉菜單中選擇輸入信號(hào)節(jié)點(diǎn)項(xiàng)“Enter Nodes form SNF…”。，在彈出的對(duì)話框中首先單擊“List”按鈕，這時(shí)左列表框?qū)⒘谐鲈撛O(shè)計(jì)的所有信號(hào)節(jié)點(diǎn)。將節(jié)點(diǎn)信號(hào)調(diào)入仿真波形編輯器窗中。這時(shí)可以利用中間的“=”按鈕將需要觀察的信號(hào)選到右邊的窗口中，然后單擊“OK”按鈕。 列出并選擇需要觀察的信號(hào)節(jié)點(diǎn)再次，設(shè)置波形參量。波形編輯器窗口中已經(jīng)調(diào)入所有的節(jié)點(diǎn)信號(hào)，在為編輯窗口輸入信號(hào)設(shè)定必要的測(cè)試電平之前，首先需要設(shè)定相關(guān)的仿真參數(shù)。在“Options”菜單中消去網(wǎng)格對(duì)齊項(xiàng)“Snap to Grid”左側(cè)的對(duì)勾，以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時(shí)鐘信號(hào)的周期。 定制的ROM文件的仿真波形然后設(shè)定仿真時(shí)間長度。選擇File→End Time…，在End Time對(duì)話框中選擇適當(dāng)?shù)姆抡鏁r(shí)間域，選50μs以便有足夠長的觀察時(shí)間。最后為輸入信號(hào)加上激勵(lì)電平并運(yùn)行仿真器觀察波形。在輸入信號(hào)inclock,address分別加上時(shí)鐘信號(hào)，最后選擇菜單File→Save As，按“OK”按鈕即可。再選擇主菜單“MAX+plusⅡ”中的仿真器項(xiàng)“Simulator”單擊彈出的仿真對(duì)話框中的“Start”按鈕。在MAX+plusⅡ創(chuàng)建內(nèi)部的ROM空間，并對(duì)已定制的ROM文件進(jìn)行編譯后仿真，仿真后所得到的波形時(shí)序如上圖所示，當(dāng)來一個(gè)時(shí)鐘信號(hào)脈沖inclock立即從對(duì)應(yīng)的輸入信號(hào)address取出數(shù)據(jù)送往q輸出。例如：當(dāng)時(shí)鐘信號(hào)inclock為高平且輸入地址信號(hào)為00時(shí)，輸出數(shù)據(jù)q正好對(duì)應(yīng)FF（255），接著當(dāng)時(shí)鐘信號(hào)再為高電平時(shí)輸入的地址信號(hào)為01，輸出數(shù)據(jù)q為FE（254）依此不斷有序的根據(jù)地址信號(hào)取出波形數(shù)據(jù)。 完成正弦信號(hào)發(fā)生器的頂層設(shè)計(jì)library ieee。use 。use 。entity singt is port( clk: in std_logic。data: in std_logic_vector