【正文】 帶顏色的小方塊表示已經(jīng)被占用的資源，其數(shù)量恰好等于適配報(bào)告中給出的數(shù)量。圖 即為仿真運(yùn)算完成后的時(shí)序波形。 end if。event and clk=39。 signal count12: std_logic_vector(11 downto 0)。 end。 例如：當(dāng)時(shí)鐘信號(hào) inclock 為高平且輸入地址信號(hào)為00 時(shí)，輸出數(shù)據(jù) q 正好對(duì)應(yīng) FF（ 255），與創(chuàng)建 文本文件 的 正弦波數(shù)據(jù)一一對(duì)應(yīng)。這時(shí)可以利用中間的“ =”按鈕將需要觀察的信號(hào)選到右邊的窗口中， 然后單擊“ OK”按鈕。 按“ Start”按鈕，運(yùn)行編譯器。 在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)器件芯片，以便能在編譯后得到有針對(duì)性的時(shí)序仿真文件。 inclock : IN STD_LOGIC 。 END lpm。選擇 LPM＿ ROM；最后在 Browse 下欄中鍵入路徑與輸出文件名： d:\hyq\lpm_rom2\。最后利用 MATLAB 生成一 組 頻率 f=15,幅值 A=2 的波形 數(shù)據(jù)與本次仿真的結(jié)果進(jìn)行對(duì)比與分析。 以 正弦 波實(shí)現(xiàn)為例 ,從波形數(shù)據(jù)生成到波形實(shí)現(xiàn)的全過(guò)程進(jìn)行論述與說(shuō)明。 INIT_DONE： 輸出集電極開(kāi)路，狀態(tài)管腳：可以被用來(lái)指示器件已經(jīng)被初始化或者已經(jīng)進(jìn)入用戶模式；在配置過(guò)程中 INIT_DONE 引腳保持低電平，在初始化之前和之后， INIT_DONE引腳被釋放，被上拉到 VCCIO通過(guò)一個(gè)外部上拉電阻，因?yàn)?INIT_DONE在配置之前是三態(tài)，所以被外部的上拉電阻拉到高電平。在多器件配置過(guò)程中，這個(gè)管腳用來(lái)連接后面器件的 nCE引腳，最后一片的 nCEO懸空。 nSTATUS： 雙向集電極開(kāi)路，上電后被器件拉低，在 5uS之內(nèi)，被器件釋放，（當(dāng)使用一個(gè)專(zhuān)用配置器件時(shí)，專(zhuān)用加載器件將控制這個(gè)腳為低長(zhǎng)達(dá) 200ms。 FPGA 芯片 PS 模式配置電路如圖 所示 1 3 5 7 92 4 6 8 10邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 17 圖 ByteBlaster（ MV）配置 FPGA 第 節(jié) 芯片 簡(jiǎn)介 FLEX10K 組成及特點(diǎn) FLEX10K主要由嵌入式陣列塊、邏輯陣列塊、快速通道 （ FastTrack） 和 I/O單元四部分組成。 ByteBlaster（ MV） 下載電纜與 ALTERA器件的接口一般是 10 芯的接口，其中 ByteBlaster（ MV） 與計(jì)算機(jī)并口連接。只適合于低頻信號(hào)。 圖 濾波電路 在本次設(shè)計(jì)中，我們要濾除的頻率分 量主要是 D/A 轉(zhuǎn)換器所產(chǎn)生的高頻分量，與我們所要保留的信號(hào)頻率相差很遠(yuǎn)，因此相對(duì)來(lái)說(shuō)，濾波器在通帶內(nèi)的平坦程度對(duì)我們來(lái)說(shuō)比其衰減陡度更為重要，本次設(shè)計(jì)選擇一階低通濾波器電路。 DGND 為數(shù)字量地線， AGND 為模 擬量地線。 DAC 引腳功能說(shuō)明 如表 21所示 : 12345678910 11121314151617181920CS1WR3DI2DI1DI? ? 0L S B DI4DI5DI6DI? ?7DI MS BAGNDDNGDr e fUFBROUT 1IOUT 2ICCV2WRXF ERIEL邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 13 表 21 DAC 引腳功能 引腳 功能說(shuō)明 70 DD? 信號(hào)輸入端 1WR 寫(xiě)信號(hào) 1,低電平有效 1OUTI , 2OUTI DAC 電流輸出端 2WR 寫(xiě)信號(hào) 2,低電平有效 XFER 傳送控制信號(hào) ,低電平有效 FBR 反饋電阻 ,是集成在片外的外接反饋電阻 REFU 基準(zhǔn)電壓 (10~+10V) CCV 電壓源 (+5~+15V) AGND 模擬地 DGND 數(shù)字地 ILE 輸入寄存器允許 ,高電平有效 控制線： CS 為片選線， ILE 為允許數(shù)字量輸入線， XFER 為傳 送控制輸入線，1WR 、 2WR 為兩條寫(xiě)命令輸入線， 1WR 用于控制數(shù)字量輸入到輸入寄存器，當(dāng) ILE、CS 、 1WR 均有效時(shí)，可將數(shù)據(jù)寫(xiě)入 8 位輸入寄存器。 （ 3） 工作方式 由于 DAC0832 內(nèi)部有兩級(jí)緩沖寄存器，所以有三種工作方式可供選擇： ① 直通工作方式 1WR 、 2WR 、 XFER 及 CS 接低電平， ILE 接高電平。 （ 2） D/A 轉(zhuǎn)換原理 本次設(shè)計(jì)采用的是 DAC0832可編程轉(zhuǎn)換器， 與 DAC0809模數(shù)轉(zhuǎn)換器的 100s模數(shù)轉(zhuǎn)換速度相比， DAC0832 數(shù)模 轉(zhuǎn)換器的輸出電流建立時(shí)間只需 1s。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 10 第 2 章 基于 FPGA 波形發(fā)生器電路設(shè)計(jì) 第 節(jié) 波形發(fā)生器 電路原理 波形發(fā)生電路主要由時(shí)鐘電路、 FPGA 控制電路、 D/A 轉(zhuǎn)換電路、集成運(yùn)放、低通濾波電路五部分組成。 采用 基于 MCU 波形發(fā)生器設(shè)計(jì)方案 采用單片機(jī)編程實(shí)現(xiàn)正弦波。 波形發(fā)生電路主要由時(shí)鐘電路、 FPGA 控制電路、 D/A 轉(zhuǎn)換電路、集成運(yùn)放、低通濾波電路五部分組成 。最簡(jiǎn)單的地址發(fā)生器就是計(jì)數(shù)器。波形 轉(zhuǎn)換速度是由控制地址發(fā)生器的時(shí)鐘信號(hào)控制 。 N位尋址 ROM相當(dāng)于把0 ~360 的正弦信號(hào)離散成具有 2N 個(gè)樣值的幅度以 D位二進(jìn)制數(shù)值固化在 ROM中，按照地址的不同可以輸出相應(yīng)相位的正弦信號(hào)的幅值。寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端；以加法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。 濾波器單片機(jī)D / A 幅度控制正 弦 波 信號(hào)輸出 AD / A 濾波器 幅度控制正 弦 波 信號(hào)輸出 B邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 6 圖 DDS原理框圖 其中 K為頻率控制字、 P為相位控制字、 W為波形控制字、 cf 參考時(shí)鐘頻率， N為相位累加器的字長(zhǎng)， D為 ROM數(shù)據(jù)位及 D/A轉(zhuǎn)換器的字長(zhǎng)。此方案的優(yōu)點(diǎn)是硬件電路簡(jiǎn)單，所用器件少，可相對(duì)容易地產(chǎn)生各種波形，在低頻區(qū)基本上能實(shí)現(xiàn)所要求的功能；缺點(diǎn)是控制較復(fù)雜，精度不易滿足，生成波 形的頻率范圍小，特別是難以生成高頻波形。 圖 RC正弦波振蕩器 圖中的運(yùn)放接成反相輸入方式，輸出與輸入之間有 180 相移，通過(guò) RC 相移網(wǎng)絡(luò)之后，將產(chǎn)生 180 相移，滿足自激的相位平衡條件。 隨著我國(guó)四個(gè)現(xiàn)代化和經(jīng)濟(jì)發(fā)展，我國(guó)在科技和生產(chǎn)各領(lǐng)域都取得了飛速的發(fā)展和進(jìn)步，同時(shí)這也對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段提出了 更高的要求，而波形發(fā)生器已成為測(cè)試儀器中至關(guān)重要的一類(lèi)，因此在國(guó)內(nèi)發(fā)展波形發(fā)生器具有重大意義和實(shí)際價(jià)值。它在電子信息、通信、工業(yè)等領(lǐng)域曾發(fā)揮了很大的作用。 文 章 中的程序和電路均通過(guò) 驗(yàn)證， 基于 Matlab 和 FPGA 的波形發(fā)生器的 研究方法適用于 開(kāi)發(fā) 任意波形發(fā)生器。 關(guān)鍵詞 :波形發(fā)生器；可編程邏輯器件； Matlab； FPGA； EDA技術(shù)。但是采用這種技術(shù)的波形發(fā)生器電路結(jié)構(gòu)復(fù)雜、體積龐大、穩(wěn)定度和準(zhǔn)確度較差，而且僅能產(chǎn)生正弦波、方波、三角波等幾種簡(jiǎn)單波形，難以產(chǎn)生較為復(fù)雜的波形信號(hào)。例如，它能模擬編碼雷達(dá)信號(hào)、潛水艇特征信號(hào)、磁盤(pán)數(shù)據(jù)信號(hào)、機(jī)械振動(dòng)瞬變過(guò)程、電視信號(hào)以及神經(jīng)脈沖之類(lèi)的波形，也能重演由數(shù)字示波器 (DSO)捕獲的波形 等 。若適當(dāng)選擇 Rf 值，滿足自激的振幅條件，則將在輸出端得到正 弦波形。 例如，對(duì)輸出信號(hào)頻率 maxf =20kHz 而言，因?yàn)橐葡喾直媛蕿?1 ，則一個(gè)周期至少要采樣 360 個(gè)點(diǎn)，即 MCU 發(fā)送波形幅度數(shù)據(jù)的速度 m a x 3 6 0 7 .2cp cpf f f M H z? ? ?即，則前后發(fā)送 2個(gè)波形幅度數(shù)據(jù)的時(shí)間間隔 max ?? ，但是 MCU 的指令執(zhí)行周期一般有幾個(gè) s? ，從而 MCU 發(fā)送信號(hào)一個(gè)周期的波形數(shù)據(jù)一般要幾十個(gè) s? 。相位累加器在時(shí)鐘 cf 的控制下以步長(zhǎng) K作累加，輸出的 N位二進(jìn)制碼與相位控制字 P、波形控制字 W相加后作為波形 ROM的地址，對(duì)波形 ROM進(jìn)行尋址，波形 ROM輸出 D位的幅度 S(n)經(jīng) D/A轉(zhuǎn)換器變成階梯波 S(t)，再經(jīng)過(guò)低通濾波器平滑后就可以得到合成的信號(hào)波形，合成的信號(hào)波形形狀取決于波形 ROM存放的幅度碼，因此用 DDS可以生成任意波形。這樣，相位累加器在時(shí)鐘的作用下進(jìn)行相位累加。 相位 — 幅度變換原理圖如下圖： 圖 相位 — 幅度變換原理圖 （ 5） D/A轉(zhuǎn)換器 D/A轉(zhuǎn)換器的作用是把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量。通過(guò)改變 ROM中的數(shù)字量來(lái)實(shí)現(xiàn)模擬信號(hào) 改變。每來(lái)一個(gè)時(shí)鐘計(jì)數(shù)器就加一 ， 直到加到計(jì)數(shù)器的最大值 為止 ，然后在從起始地址開(kāi)始。 利用 FPGA 實(shí)現(xiàn)波形發(fā)生器的工作原理如下：時(shí)鐘脈沖產(chǎn)生一個(gè) 50Mhz 的固有頻率，送往 FPGA 目標(biāo)芯片，波形數(shù)據(jù) ROM 是由 FPGA中的 EAB 利用 LPMROM 實(shí)現(xiàn)，它所占的存儲(chǔ)容量小，轉(zhuǎn)換速度快， FPGA 中的波形發(fā)生控制電路向波形數(shù)據(jù) ROM 發(fā)出 地址信號(hào)，當(dāng)接受來(lái)自 FPGA 的地址信號(hào)后，將從數(shù)據(jù)線輸出相應(yīng)波形數(shù)據(jù)，地址變化的越快，輸出數(shù)據(jù)的速度越快，然后通過(guò) D/A 轉(zhuǎn)換對(duì)數(shù)據(jù)進(jìn)行處理。 此方案的優(yōu)點(diǎn)是硬件電路簡(jiǎn)單，所用器件少，可相對(duì)容易地產(chǎn)生各種波形，在低頻區(qū)基本上能實(shí)現(xiàn)所要求的功能；缺點(diǎn)是控制較復(fù)雜，精度不易滿足，生成波形的頻率范圍小，特別是難以生成高頻波形。利用 FPGA 實(shí)現(xiàn)波形發(fā)生器的工作 原理如下：時(shí)鐘脈沖產(chǎn)生一個(gè) 50Mhz 的固有頻率，送往 FPGA 目標(biāo)芯片，用 LPMROM 來(lái)存儲(chǔ) FPGA中的波形數(shù)據(jù)，它所占的存儲(chǔ)容量小，轉(zhuǎn)換速度快， FPGA 中的波形發(fā)生控制電路向波形數(shù)據(jù) ROM 發(fā)出地址信號(hào)，按照硬件描述 VHDL 語(yǔ)言輸出的時(shí)序關(guān)系，從 數(shù)據(jù)線輸出相應(yīng)波形數(shù)據(jù)，地址變化的越快，輸出數(shù)據(jù)的速度越快，然后通過(guò) D/A 轉(zhuǎn)換對(duì)數(shù)據(jù)進(jìn)行處理。 因此，在可編程 DAC0832 數(shù)模轉(zhuǎn)換器上沒(méi)有設(shè)計(jì)轉(zhuǎn)換完成查詢標(biāo)志或轉(zhuǎn)換完成中斷請(qǐng)求輸出信號(hào)，不能夠采用查詢等待方式或者中斷響應(yīng)方式啟動(dòng) DAC0832 數(shù)模轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換過(guò)程，只能夠使用直接控制方式啟動(dòng) DAC0832 數(shù)模轉(zhuǎn)換器的數(shù)模轉(zhuǎn)換操作。即不用寫(xiě)信號(hào)控制，外部輸入數(shù)據(jù)直通內(nèi)部 8 位 D/A 轉(zhuǎn)換器的數(shù)據(jù)輸入端。 2WR 用于控制轉(zhuǎn)換時(shí)間，當(dāng) 2WR有效時(shí)，在 XFER 為傳送控制信號(hào)作用下，可將鎖存輸入寄存器的 8 位數(shù)據(jù)送到 DAC寄存器。 （ 5） 轉(zhuǎn)換公式 為了將模擬電流轉(zhuǎn)換成模擬電壓，需把 DAC0832 的兩個(gè)輸出端 1OUTI 和 2OUTI 分別接到運(yùn)算放大器的兩個(gè)輸入端上，經(jīng)過(guò)一級(jí)運(yùn)放得到單級(jí)性輸出電壓 1AU 。一階低通濾波包含一個(gè) RC 電路。 時(shí)鐘電路設(shè)計(jì) 時(shí)鐘輸入是波形發(fā)生器必不可少的一部分， 它能為 FPGA 提供時(shí)鐘脈沖信號(hào)，考慮到 EDA 開(kāi)發(fā)系統(tǒng)時(shí)鐘輸入的重要性，一個(gè)是 50MHz 的有源晶振作為時(shí)鐘信號(hào)源輸入，主要用于輸入大的時(shí)鐘信號(hào)，為波形發(fā)生器提供基準(zhǔn)的時(shí)鐘脈沖輸入。 MV即混合電壓的意思。其中邏輯陣列塊由多個(gè)邏輯單元構(gòu)成。）這個(gè)管腳必須通過(guò)一個(gè) 1K電阻上拉到 VCCIO； 如果在配置 過(guò)程中，如有錯(cuò)誤發(fā)生，本管腳被器件拉；如果在配置或初始化過(guò)程中，有一個(gè)外部的信號(hào)源驅(qū)動(dòng)本管腳為低，則器件進(jìn)入一個(gè)錯(cuò)誤的狀態(tài)；在配置或初始化之后，驅(qū)動(dòng)本管腳為低，不會(huì)影響器件。 nRS：輸入， 讀選通輸入：對(duì)于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX 10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號(hào)；對(duì)于 FLEX 6000 器件，低電平表示在 DATA引腳 輸出的是 RDYnBSY信號(hào)，如果 nRS 管腳沒(méi)有使用，應(yīng)該被固定連接到高電平。因此監(jiān)控電路必須能夠檢測(cè)一個(gè) 01的跳變信號(hào)。 利用 MATLAB 軟件編寫(xiě) 正弦 波形查找表程序 ，輸入不同的采樣點(diǎn) 、 幅值 在MATLAB 軟件運(yùn)行環(huán)境下進(jìn)行程序編譯，從而生成波形查找表獲取不同的波形數(shù)據(jù)，下面選用 64個(gè)點(diǎn) 、 幅值為 1 與 1024 個(gè)點(diǎn) 、 幅值為 1的波形進(jìn)行觀察與對(duì)比。 第 節(jié) 波形發(fā)生器 VHDL 描述 以下將對(duì)正弦波形數(shù)據(jù)建立 、 LPMROM 定制和 正弦信號(hào)發(fā)生器 的詳細(xì)步驟。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 24 圖 定制 LPM_ROM文件 ② 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此 ROM 能儲(chǔ)存 8 位二進(jìn)制數(shù)據(jù)共 64 個(gè)， 通過(guò)在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件路徑和文件名： E:\hyq\lpm_rom2。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0 : STD_LOGIC_VE