【正文】 erator. Key word: Profile generator。文章在研究國(guó)內(nèi)外波形發(fā)生器的基礎(chǔ)上，提出了基于 FPGA 的波形發(fā)生器設(shè)計(jì)方案，并詳細(xì)介紹了波形發(fā)生器的組成、電路設(shè)計(jì)和 VHDL 硬件描述。文章中的波形數(shù)據(jù)是從 Matlab 中獲取 ，波形發(fā)生器的開發(fā)是基于 EDA 開發(fā)平臺(tái)上， 借助MaxplusⅡ 軟件， 實(shí)現(xiàn) 了 波形 電路 VHDL 描述和仿真，最終通過(guò)硬件驗(yàn)證。 programmable logical ponent。 傳統(tǒng)的信號(hào)發(fā)生器采用模擬電路技術(shù)，由分立元件構(gòu)成振蕩電路和整形電路，產(chǎn)生各種波形。它擴(kuò)展了波形發(fā)生器的功能，產(chǎn)生 的波形也比以往復(fù)雜。只要改變 FPGA 中查找表數(shù)據(jù)就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。由于 我的能力和水平有限，論文中肯定會(huì)有不妥之處和錯(cuò)誤，懇請(qǐng)老師和同學(xué)提出批評(píng)和改進(jìn)意見。 如圖 集成運(yùn)放 RC相移式正弦波振蕩器的電路原理圖 。 （ 1） 選擇 RC 參數(shù)的主要依據(jù)和條件 ① 因?yàn)?RC 橋式振蕩器的振蕩頻率是由 RC 網(wǎng)絡(luò) 決定的，所以選擇 RC 的值時(shí) 應(yīng)該把已知振蕩頻率 0f 作為主要依據(jù)。 圖 以 MCU 實(shí)現(xiàn)方案原理圖 此方法產(chǎn)生的信號(hào)頻率范圍、步進(jìn)值取決于所采用的每個(gè)周期的輸出點(diǎn)數(shù)及單片機(jī)執(zhí)行指令的時(shí)間（與單片機(jī)的結(jié)構(gòu)及選用的晶體振蕩器等有關(guān)）。 第 節(jié) 基于 DDS 技術(shù)波形發(fā) 生器設(shè)計(jì) 方案 該方案采用 DDS（ Direct Digital Synthesis，直接數(shù)字頻率合成）技術(shù)產(chǎn)生數(shù)字式移相正弦波信號(hào)。如圖 。 DDS方程： 0 2Ncf f K? ， 0f 為輸出頻率， cf 為頻率時(shí)鐘。 每來(lái)一個(gè)時(shí)鐘脈沖 cf ，加法器將頻率控制字 K與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送至 寄存器的數(shù)據(jù)輸入端。 （ 2） 控制相位的加法器 通過(guò)改變相位控制字 P可以控制輸出信號(hào)的相位參數(shù)。 （ 4） 波形存儲(chǔ)器 有相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器的詳細(xì)地址，進(jìn)行波形的相位 — 幅值轉(zhuǎn)換，即可在給定的時(shí)間上確定輸出的波形的抽樣幅值。需要注意的是，頻率合成器對(duì)D/A轉(zhuǎn) 換器的分辨率有一定的要求， D/A轉(zhuǎn)換器的分辨率越高，合成的正弦波 S(t)臺(tái)階數(shù)就越多，輸出的波形的精度也就越高。波形數(shù) 用數(shù)字形式存儲(chǔ)在 ROM當(dāng)中，通過(guò) D/A將一個(gè)數(shù)字量轉(zhuǎn)換成模擬量。波形數(shù)據(jù)用數(shù)字形式存儲(chǔ)在 ROM當(dāng)邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 8 中，通過(guò) D/A將一個(gè)數(shù)字量轉(zhuǎn)換成模擬量。地址發(fā)生器是 向 ROM送一定順序的地址 數(shù)據(jù) 來(lái)實(shí)現(xiàn)的，每一個(gè)新的時(shí)鐘到來(lái)時(shí)提供一個(gè)新的地址 (這里指采樣時(shí)鐘 )。 波形輸出的頻率直接由采樣時(shí)鐘頻率來(lái)控制。由送入地址依次讀取數(shù)據(jù)，所以通過(guò) DAC轉(zhuǎn)換是離散的信號(hào)，這就是從集成運(yùn)放輸出的波形是由很多點(diǎn)組成的原因。通過(guò)集成運(yùn)放將 D/A 的輸出電流轉(zhuǎn)換成輸出電壓 ,輸出電壓信號(hào)通過(guò)低通濾波電路輸出 ,從而得頻率穩(wěn)定的模擬信號(hào)在示波器上觀察。缺點(diǎn)是生成的波形單一，幅度和頻率固定，生成的波形不能滿足生產(chǎn)的需要，已 經(jīng)逐漸被淘汰。這樣，需要高速運(yùn)行的電路均由 FPGA 實(shí)現(xiàn)，大大減輕了對(duì) MCU 速度的要求。由次可見，該方案更具有可行性，而且能很好地體現(xiàn)技術(shù)的先進(jìn)性。 圖 波形發(fā)生電路原理圖 第 節(jié) 單元電路設(shè)計(jì) D/A 電路設(shè)計(jì) （ 1） D/A 轉(zhuǎn)換電路 DAC0832 可編程數(shù)模轉(zhuǎn)換器是一種常用的電流輸出型的 8 位數(shù)模轉(zhuǎn)換電路，本次設(shè)計(jì)采用這種 D/A 轉(zhuǎn)換器。）穩(wěn)幅電路主要是將DAC0832 的輸出電流轉(zhuǎn)變?yōu)檩敵鲭妷?，為濾波電路提供電壓信號(hào)。 輸入鎖存器( 8 )7D0D7Q0QDAC寄存器( 8 )DAC寄存器( 8 )7DI0DIL IECS1WR2WRCCVDGNDAGNDREFU1O U TI2OUTIFBR2LE1LE邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 12 DAC0832 的內(nèi)部有三部分組成，“ 8 位輸入寄存器”用 于存放 CPU 送來(lái)的數(shù)字量，使輸入數(shù)字量得到緩沖和鎖存，由 LEI 加以控制?！?8 位輸出寄存器”和“ 8 位 DAC 寄存器”用以實(shí)現(xiàn)兩次緩沖，這樣可以提高轉(zhuǎn)換速 。 ③ 雙緩沖工作方式 兩個(gè)寄存器均處于受控狀態(tài)，輸入數(shù)據(jù)要經(jīng)過(guò)兩個(gè)寄存器緩沖控制后才進(jìn)入 D/A 轉(zhuǎn)換器。對(duì)應(yīng)的引腳功 能如圖 : 圖 DAC0832 引腳排列圖 數(shù)字量輸入線 70～DIDI 常和 CPU 數(shù)據(jù)總路線相連，用于輸入 CPU 送來(lái)的待轉(zhuǎn)換數(shù)字量。 輸出線： FBR 為集成運(yùn)放的反饋線，常常接到集成運(yùn)放的輸出端。 refU 為參考電壓，一般在 0～ +10V 范圍，由穩(wěn)壓電源提供。 轉(zhuǎn)換公式如下： 一級(jí)運(yùn)放的輸出電壓：1 82A REF DUV? ? ? （ 21） D為數(shù)字量的十進(jìn)制數(shù)，即 7 6 1 07 6 1 02 2 ... 2 2D D D D D? ? ? ? ? ? ? ? ? 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 14 當(dāng) REFV =5V 時(shí)， DAC0832 的轉(zhuǎn)換表如表 22所示。隨著電子技術(shù) 、集成電路技術(shù)的迅速發(fā)展，集成有源濾波器在許多領(lǐng)域得到廣泛應(yīng)用。 （ 2）濾波電路參數(shù)計(jì)算 該濾波電路是反相放大器，其傳遞函數(shù)為： G（ S） = ????sUsUi0= ????11 IsZIsZ ff =fff RsCRR ??111=????????? cwsG10 (22) 上式 (22)中，10 RRG f?? 為零頻增益， cw =ffCR1 為截止角頻率。 由式 (24)的幅頻特性，可得到圖 (22)一階低通濾波器的幅 頻特性曲線，由圖 (23)所示的幅頻特性曲線可知，一階低通濾波器的缺點(diǎn)是 :阻帶特性衰減太慢，一般為 20dB/10out，所以這種電路只適用于對(duì)濾波特性要求不高的場(chǎng)合。 圖 有源晶振電路 HO12 系 列 的 有 源 晶 振 采 用 TTL/HCMOS 技 術(shù) ， 頻 率 范 圍 是1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。如 ALTERA 的 ByteBlaster（ MV） 并行下載電纜，連接 PC 機(jī)的并行打印口和需要編程或配置的器件，并與 MAX+PlusII 配合可以對(duì) ALTERA 公司的多種 CPLD、 FPGA進(jìn)行配置或編程。 圖 10芯片下載口 表 23 10 芯接口各引腳信號(hào)名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 用 Altera 的 ByteBlaster（ MV） 并行下載電纜，連接 PC 機(jī)的并行打印機(jī)口和需要編程的器件，在線 配置 FPGA，調(diào)試非常的方便。 PS 被動(dòng)串行模式（ MSEL1=0、 MSEL0=0）， PPS 被動(dòng)并行同步模式 （ MSEL1= MSEL0=0） ， PSA 被動(dòng)串行異步模式（ MSEL1= MSEL0=0），PPA 被動(dòng)并行異步模式 （ MSEL1= MSEL0=1）， JTAG 模式 （ MSEL1=0、MSEL0=0） 。每個(gè) FLEX 10K器件包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，它能讓設(shè)計(jì)人員輕松地開發(fā)出存儲(chǔ)器、數(shù)字信號(hào)處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。其 I/O 引腳能夠兼容 5V 等接口標(biāo)準(zhǔn)，具體的 IO 引腳與對(duì)應(yīng)的引腳序號(hào)如表 24 所示： 表 24 I/O 引腳對(duì)應(yīng)的引腳序號(hào) 引腳名稱 引腳編號(hào) 引腳名稱 引腳編號(hào) 引腳名稱 引腳編號(hào) 引腳名稱 引腳編號(hào) I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX 10K10 主要 由 84 個(gè) 引腳 組成 ， 各 引腳 對(duì)應(yīng)的引腳名 如 圖 所 示 ： 圖 FLEX 10K10芯片 I / O 3 254n S T A T U S55n T R S T56T M S57I / O 3 358I / O 3 459I / O 3 560I / O 3 661I / O 3 762V C C I N T63I / O 3 864I / O 3 965I / O 4 066I / O 4 167G N D I N T68I N T I _ D O N E69I / O 4 2 / R D Y n B S Y70I / O 4 371I / O 4 472I / O 4 5 / C L K U S R73T D O74nCEO75CONF76TCK77I/O46/nCS78I/O47/CS79I/O48/nWS80I/O49/nRS81GNDINT82DEV_OE83IN484GCLCK11IN12DEV_OE3VCCINT4I/O0/DATA75I/O1/DATA66I/O2/DATA57I/O3/DATA48I/O4/DATA39I/O5/DATA210I/O6/DATA111D A T A 012D C L K13n C E14T D I15I / O 716I / O 817I / O 918I / O 1 019V C C I N T20I / O 1 121I / O 1 222I / O 1 323I / O 1 424I / O 1 525G N D I N T26I / O 1 627I / O 1 728I / O 1 829I / O 1 930M S E L 031M S E L 132VCCINT33nCONFIG34I/O2035I/O2136I/O2237