基于fpga的信號發(fā)生器的設(shè)計(jì)6波形-免費(fèi)閱讀
【正文】 方波輸出WHEN OTHERS=NULL。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END IF。 PROCESS(clk,a)BEGINIF clk39。 THEN檢測時(shí)鐘上升沿IF t63 THEN計(jì)數(shù)64個(gè)點(diǎn)t:=t+1。BEGINPROCESS(clk,clr)VARIABLE t:INTEGER。 end bhv。)。 clr: in std_logic。 END COMPONENT。 outdata_aclr_a : STRING。ARCHITECTURE SYN OF sin_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。5. 正弦波源程序：LIBRARY ieee。 END IF。039。 定義內(nèi)部變量VARIABLE a: STD_LOGIC。END behave。 置最小值a:=39。 THEN檢測時(shí)鐘上升沿 IF a=39。ARCHITECTURE behave OF delta ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。END PROCESS。復(fù)位信號置最大值ELSIF clk39。USE 。遞增到最大值清零 ELSE tmp:=tmp+1。 ARCHITECTURE behave OF icrs ISBEGINPROCESS(clk,reset)VARIABLE tmp : STD_LOGIC_VECTOR(7 DOWNTO 0)。本設(shè)計(jì)的函數(shù)信號發(fā)生器在設(shè)計(jì)上由于設(shè)計(jì)時(shí)考慮的不夠全面雖然完成了函數(shù)信號的產(chǎn)生，但不夠完善。（3）第三次sel的值設(shè)為2，輸出為三角波，其仿真波形如下圖所示，輸出波形線性增大到最大后，再線性減小。遞減波形輸出，十進(jìn)制1WHEN010=q=d2。END IF。PROCESS(clk,a)BEGINIF clk39。 THEN 檢測時(shí)鐘上升沿IF t63 THEN 計(jì)數(shù)64個(gè)點(diǎn)t:=t+1。BEGIN PROCESS(clk,clr) VARIABLE t:INTEGER。LPM_ROM底層是FPGA中的EAB、ESB或M4K等模塊。039。 IF tmp=11111111 THENtmp:=00000000。039。q=tmp。遞增運(yùn)算 END IF。EVENT AND clk=39。當(dāng)復(fù)位信號為1時(shí)，當(dāng)每當(dāng)檢測到時(shí)鐘上升沿時(shí)，當(dāng)計(jì)數(shù)的數(shù)據(jù)不是最大值時(shí)，數(shù)值做遞增運(yùn)算，當(dāng)增大到最大時(shí)，然后再做遞減運(yùn)算，因此輸出的波形便呈現(xiàn)出三角波的形狀。遞減運(yùn)算END IF。 BEGINIF reset=39。END PROCESS。復(fù)位信號清零ELSIF clk39。圖41 1斜波框圖圖412 遞增斜波模塊仿真圖程序設(shè)計(jì)的當(dāng)復(fù)位信號為0時(shí),輸出為0，無對應(yīng)的波形產(chǎn)生。方案二完全可以得到方案一的設(shè)計(jì)要求，而且只需一個(gè)D/A轉(zhuǎn)換器就可以。MAX038是精密高頻波形產(chǎn)生電路，能夠產(chǎn)生準(zhǔn)確的三角波、方波和正弦波三種周期性波形，但無法實(shí)現(xiàn)階梯波和遞增遞減斜波的產(chǎn)生。通過以上分析設(shè)計(jì)要求完成的功能，確定函數(shù)發(fā)生器可由遞增斜波產(chǎn)生模塊、遞減斜波產(chǎn)生模塊、三角波產(chǎn)生模塊、階梯波產(chǎn)生模塊、正弦波產(chǎn)生模塊、方波產(chǎn)生模塊和輸出波形選擇模塊組成，以及按鍵復(fù)位控制和時(shí)鐘輸入。 程序設(shè)計(jì)完成后要求在軟件中實(shí)現(xiàn)功能仿真。主要參考資料：姜雪松, 2007.[M].北京:電子工業(yè)出版社,2005.完 成 期 限： — 指導(dǎo)教師簽名： 課程負(fù)責(zé)人簽名： 2013年 6月 18日26目 錄摘 要 I1 題目分析 12 方案選擇 2 波形函數(shù)發(fā)生方案對比選擇 2 波形函數(shù)輸出控制方式選擇 23 系統(tǒng)細(xì)化框圖 44 各模塊程序設(shè)計(jì)及仿真 5 遞增斜波模塊 5 遞減斜波模塊 6 三角波模塊 7 階梯波模塊 8 正弦波模塊 10 方波模塊 11 輸出波形選擇模塊 125 系統(tǒng)聯(lián)調(diào)測試分析 146 設(shè)計(jì)總結(jié) 16參考文獻(xiàn) 17附 錄 18基于FPGA的函數(shù)發(fā)生器設(shè)計(jì)摘 要隨著基于CPLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)等領(lǐng)域的重要性日益突出。由此可確定為：圖11 系統(tǒng)的總體原理框波形發(fā)生模塊時(shí)鐘clk復(fù)位reset波形輸出選擇模塊2 方案選擇 波形函數(shù)發(fā)生方案對比選擇波形函數(shù)發(fā)生是本設(shè)計(jì)的最重要的部分，實(shí)現(xiàn)函數(shù)發(fā)生的途徑也有很多，因此必須選擇一種易于實(shí)現(xiàn)且精度高的方案，以此來提高本設(shè)計(jì)的實(shí)用性。方案四：利用在系統(tǒng)編程技術(shù)和FPGA芯片產(chǎn)生。電路不需要外部搭建，節(jié)約成本且控制簡單方便。當(dāng)復(fù)位信號為1時(shí)，每當(dāng)檢測到時(shí)鐘上升沿時(shí)，計(jì)數(shù)器值加1，當(dāng)增加到最大后清零。EVENT AND clk=39。END behave。039。END IF。從仿真波形圖也能看出這種變化規(guī)律。139。 ELSE IF tmp =00000001 THENtmp:=00000000。END PROCESS。 THEN tmp:=00000000。 計(jì)數(shù)到最大清零a:=39。循環(huán)計(jì)數(shù)標(biāo)志 END IF。地址發(fā)生器的時(shí)鐘CLK的輸入頻率F0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)以及D/A輸出頻率F的關(guān)系是：F=F0/64。 BEGINIF clr=39。 計(jì)數(shù) ELSEt:=0。EVENT AND clk=39。END IF。三角波形輸出，十進(jìn)制2WHEN011=q=d3。（4）第四次sel的值設(shè)為3，其輸出的波形是階梯波，其仿真波形見下圖，波形遞增常數(shù)為16，結(jié)果正確。要做成完整實(shí)用的信號源還應(yīng)考慮設(shè)計(jì)包含的功能有：1) 用鍵盤輸入編輯生成上述6種波形
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