【正文】 為頻率時鐘。 （ 2） 控制相位的加法器 通過改變相位控制字 P可以控制輸出信號的相位參數(shù)。需要注意的是，頻率合成器對D/A轉(zhuǎn) 換器的分辨率有一定的要求， D/A轉(zhuǎn)換器的分辨率越高，合成的正弦波 S(t)臺階數(shù)就越多，輸出的波形的精度也就越高。波形數(shù)據(jù)用數(shù)字形式存儲在 ROM當(dāng)邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 8 中，通過 D/A將一個數(shù)字量轉(zhuǎn)換成模擬量。 波形輸出的頻率直接由采樣時鐘頻率來控制。通過集成運放將 D/A 的輸出電流轉(zhuǎn)換成輸出電壓 ,輸出電壓信號通過低通濾波電路輸出 ,從而得頻率穩(wěn)定的模擬信號在示波器上觀察。這樣，需要高速運行的電路均由 FPGA 實現(xiàn)，大大減輕了對 MCU 速度的要求。 圖 波形發(fā)生電路原理圖 第 節(jié) 單元電路設(shè)計 D/A 電路設(shè)計 （ 1） D/A 轉(zhuǎn)換電路 DAC0832 可編程數(shù)模轉(zhuǎn)換器是一種常用的電流輸出型的 8 位數(shù)模轉(zhuǎn)換電路，本次設(shè)計采用這種 D/A 轉(zhuǎn)換器。 輸入鎖存器( 8 )7D0D7Q0QDAC寄存器( 8 )DAC寄存器( 8 )7DI0DIL IECS1WR2WRCCVDGNDAGNDREFU1O U TI2OUTIFBR2LE1LE邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 12 DAC0832 的內(nèi)部有三部分組成，“ 8 位輸入寄存器”用 于存放 CPU 送來的數(shù)字量，使輸入數(shù)字量得到緩沖和鎖存，由 LEI 加以控制。 ③ 雙緩沖工作方式 兩個寄存器均處于受控狀態(tài)，輸入數(shù)據(jù)要經(jīng)過兩個寄存器緩沖控制后才進入 D/A 轉(zhuǎn)換器。 輸出線： FBR 為集成運放的反饋線，常常接到集成運放的輸出端。 轉(zhuǎn)換公式如下： 一級運放的輸出電壓：1 82A REF DUV? ? ? （ 21） D為數(shù)字量的十進制數(shù)，即 7 6 1 07 6 1 02 2 ... 2 2D D D D D? ? ? ? ? ? ? ? ? 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 14 當(dāng) REFV =5V 時， DAC0832 的轉(zhuǎn)換表如表 22所示。 （ 2）濾波電路參數(shù)計算 該濾波電路是反相放大器，其傳遞函數(shù)為： G（ S） = ????sUsUi0= ????11 IsZIsZ ff =fff RsCRR ??111=????????? cwsG10 (22) 上式 (22)中，10 RRG f?? 為零頻增益， cw =ffCR1 為截止角頻率。 圖 有源晶振電路 HO12 系 列 的 有 源 晶 振 采 用 TTL/HCMOS 技 術(shù) ， 頻 率 范 圍 是1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。 圖 10芯片下載口 表 23 10 芯接口各引腳信號名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 用 Altera 的 ByteBlaster（ MV） 并行下載電纜，連接 PC 機的并行打印機口和需要編程的器件，在線 配置 FPGA，調(diào)試非常的方便。每個 FLEX 10K器件包括一個嵌入式陣列和一個邏輯陣列，它能讓設(shè)計人員輕松地開發(fā)出存儲器、數(shù)字信號處理器以及特殊邏輯等強大功能于一身的芯片。 nCONFIG：輸入，配置控制引腳，由 01的跳變開始配置，由 10跳變則復(fù)位器件；當(dāng)設(shè)定本管腳為 0時，所有 I/O為三態(tài)。 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 20 nCS、 CS：輸入， 片選擇信號： nCS為低電平且 CS為高電平器件被使能可以進行配置，如果只有一個芯片選擇輸入被使用，那么另外一個必須被激活，在配置和初始化的過程中， nCS和 CS管腳必須被處于有效狀態(tài)。當(dāng)本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)。兩組波形的 波形參數(shù)都相同：頻率 f=15,幅值 A=1， 由以上兩 個 波形可以很直觀 地觀察波形輸出 與采樣點的關(guān)系 。波形數(shù)據(jù)在FPGA 的時序控制下 ，經(jīng) DAC0832 進行 D/A 轉(zhuǎn)換，實現(xiàn)將數(shù)字信號轉(zhuǎn)化成模擬信號，邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 23 模擬信號通過放大，濾波后，可實現(xiàn)波形的還原。 LIBRARY ieee。 lpm_widthad : NATURAL。 BEGIN q = sub_wire0(7 DOWNTO 0)。完成器件選擇后，按“ OK”按鈕。 圖 確定設(shè)計文件中的錯 誤 功能仿真 實現(xiàn)時序仿真步驟如下：首先，選擇菜單 File→ 新建 New，在選擇“ New”對話框中的“ Waveform Editer file” 波形仿真選 項，打開波形編輯窗口。最后為輸入信號加上激勵電平并運行仿真器觀察波形。 use 。 q:out std_logic_vector(7 downto 0))。139。 fss=39。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 clk 所選的時鐘輸入信號為 50Mhz，在高速的clk 的掃描頻率輸入 情況 下，當(dāng)來一個上升沿觸發(fā)， 計數(shù)器 count12 計數(shù)器開始計數(shù)，data 在給定的初始地址每次加 1，一直 加到 內(nèi)部信號 count12 為 fe0H 時 ，內(nèi)部信號 Fss 置 1， count12 不為 fe0H， 信號 Fss 為 0，由頂層的 VHDL 硬件描述語言可知， 當(dāng) Fss 為上升沿時， 從定制的內(nèi)部 ROM 里 取一個 數(shù)據(jù)送住引腳 Dout 作為信號輸出。 （ 3） 引腳瑣定 以上的仿真測試正確無誤，將設(shè)計編程下載到選定的目標(biāo)器件中進行進一步的硬件測試，以便最終了解設(shè)計的正確性。信號的輸入輸出的時序流程達到了VHDL 描述的目的。 其中調(diào)用了 （ 2） /③ 節(jié)中構(gòu)成的 ROM 模塊 （ 1） 頂層文件的 仿真波形 按照 （ 4）中的方法分別對 中的文件進行建立文件夾、輸入設(shè)計項目 VHDL 代碼、存盤、設(shè)計項目為當(dāng)前文件夾、選擇目標(biāo)器件、啟動編譯、建立仿真波形文件步驟。 else count12=count12+1。 end if。 signal q1:std_logic_vector(5 downto 0)。 entity singt is port( clk: in std_logic。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。 波形編輯窗口的上方選擇菜單 引腳“ Node”，在下拉菜單中選擇輸入信號節(jié)點項“ Enter Nodes form SNF… ”。選擇 MAX+plusⅡ 菜單 Compiler 命令項，出現(xiàn)編譯窗口后，根據(jù)自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號。 END SYN。 lpm_outdata : STRING。 ENTITY lpm IS 邵陽學(xué)院畢業(yè)設(shè)計 （ 論文 ） 25 PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06：233； 07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174；0D： 162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13：87； 14： 75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19；1B： 13； 1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4；23： 8； 24： 13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A：64； 2B： 75； 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31：150； 32： 162； 33： 174； 34： 186； 35： 197； 36： 207； 37： 217；38： 225； 39： 233； 3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E：254； 3F： 255； END； 其中 WIDTH=8，表示數(shù)據(jù)輸出位寬是 8； DEPTH=64，表示共有 64 個 8 位數(shù)據(jù)點； ADDRESS＿ RADIX=HEX，表示地址信號用十六進制數(shù)表示； DATA＿ RADIX=DEC，表示輸出數(shù)據(jù)是十進制數(shù)設(shè)文件名為 ，存盤路徑 E:\hyq\lpm_rom2\。表 31為 64 個采樣點的波形數(shù)據(jù)查找表。在 FPGA 的頂層文件中，計數(shù)器通過外來的控制信號和高速時鐘信號向波形數(shù)據(jù) ROM 發(fā)出地址信號，輸出波形的頻率由發(fā)出的地址信號速度決定；固定 頻率掃描出地址時，輸出波形是固定頻率，而當(dāng)以周期性變 化 方式掃描輸出地址時，則輸出波形為掃描信號。 DATA[7..1]： 數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過 DATA[7..1]與 DATA0輸入器件。 DCLK：輸入，時鐘輸入，用于從一個外部信號源輸入時鐘數(shù)據(jù)進入器件，在串行異步模式或并行異步模式配置中 , DCLK應(yīng)當(dāng)被拉高，不能懸空。 FLEX10K10主要特點如下： （ 1） 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個器件中的系統(tǒng)集成，具有實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普 通功能的邏輯陣列； （ 2） 高密度，它具有 10000— 150000 個可用門，高達 40960 位內(nèi)部 RAM； （ 3） 系統(tǒng)支持多電壓 IO 接口； （ 4） 低功耗，系統(tǒng)維持狀態(tài)小于 ； （ 5） 靈活的內(nèi)部連接，快速、可預(yù)測連線延時的快速通道連續(xù)式分布結(jié)構(gòu)； （ 6） 增強功能的 IO 引腳，每個引腳都有一個獨立的三臺輸出使能控制和每個IO 引腳都有漏極開路選擇； （ 6） 具有快速建立實踐和時鐘到輸出延時外部寄存器。 電路可重配置是指允許在器件已經(jīng)配置好的情況下進行重新配置，以改變電路邏輯結(jié)構(gòu)和功能。對于 SRAM 型 FPGA 來說，可反復(fù)進行配置，在加電時可隨時更改邏輯，但掉點后芯片中的信息丟失，每次上電時，必須重新載入信息，下載信息的保密性也不如前者。濾波信號是從運算放大器的同相端輸入的，所以應(yīng)該選用共模輸入范圍 較大的運算放大器。濾波器的種類很多，在本次設(shè)計中用到集成有源濾波器。 1OUTI + 2OUTI 為 一常數(shù)，若輸入數(shù) 字 全為“ 1”時，則 1OUTI 取最大值， 2OUTI 取最小值；若輸入全為“ 0”時， 1OUTI 取最小值， 2OUTI 取最大值。 （ 4） 引腳功能 DAC 是由雙緩沖寄存器和 R2R 梯形 D/A 轉(zhuǎn)換器組成的 CMOS 8 位 DAC芯片。“ 8 位 D/A 轉(zhuǎn)換電路”由 8 位 T 形電阻網(wǎng)和電子開關(guān)組成，電子開關(guān)受“ 8 位 DAC 寄存器”輸出控制， T 形電阻網(wǎng)能輸出和數(shù)字量成正比的模擬電流。為了保證 電壓幅度輸出 ，選用了 TL0821 構(gòu)成穩(wěn)幅電路， TL0821 是一款低功耗、高速、寬帶運算放大器，具有很強的大電流驅(qū)動能力。此方案的缺點就是對硬件要