【導讀】文章在研究國內(nèi)外波形發(fā)生器的基礎(chǔ)上，提出了基于FPGA的波形發(fā)生器設(shè)。計方案，并詳細介紹了波形發(fā)生器的組成、電路設(shè)計和VHDL硬件描述。MaxplusⅡ軟件，實現(xiàn)了波形電路VHDL描述和仿真，最終通過硬件驗證。傳統(tǒng)的信號發(fā)生器采用模擬電路技術(shù)，由分立元件構(gòu)成振蕩電路和整形電路，正弦波、方波、三角波等幾種簡單波形，難以產(chǎn)生較為復雜的波形信號。器性能的提高，出現(xiàn)了由微處理器、D/A以及相關(guān)硬件、軟件構(gòu)成的波形發(fā)生器。但由于微處理器的速度限制，這。種方式的波形發(fā)生器分辨率較低，頻率切換速度較慢。詢表，通過數(shù)字形式存入的波形，再通過高速D/A轉(zhuǎn)換器對存儲器的波形進行合成。振幅條件，則將在輸出端得到正弦波形。該振蕩器頻率及振幅條件由式（1-1）決定：。被擊穿，從而限制振幅繼續(xù)增長。②為了使選頻網(wǎng)絡(luò)的特性不受集成運算放大器輸入和輸出的電阻的影響，波形的生成及對頻率和相位的控制均由單片機編程實現(xiàn)。

　　

【正文】 137； 10： 124； 11： 112； 12： 99； 13：87； 14： 75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19；1B： 13； 1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4；23： 8； 24： 13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A：64； 2B： 75； 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31：150； 32： 162； 33： 174； 34： 186； 35： 197； 36： 207； 37： 217；38： 225； 39： 233； 3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E：254； 3F： 255； END； 其中 WIDTH=8，表示數(shù)據(jù)輸出位寬是 8； DEPTH=64，表示共有 64 個 8 位數(shù)據(jù)點； ADDRESS＿ RADIX=HEX，表示地址信號用十六進制數(shù)表示； DATA＿ RADIX=DEC，表示輸出數(shù)據(jù)是十進制數(shù)設(shè)文件名為 ，存盤路徑 E:\hyq\lpm_rom2\。以上所示的數(shù)據(jù)格式只是為了節(jié)省篇幅，實用中每一數(shù) 據(jù)組占一行。 (2) LPM_ROM 定制 ① 進入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進入圖 。選擇 LPM＿ ROM；最后在 Browse 下欄中鍵入路徑與輸出文件名： d:\hyq\lpm_rom2\。 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 24 圖 定制 LPM_ROM文件 ② 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此 ROM 能儲存 8 位二進制數(shù)據(jù)共 64 個， 通過在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件路徑和文件名： E:\hyq\lpm_rom2。 圖 加入初始化文件 ③ 在 MAX+plusⅡ 中打開已制定的 ROM 文件，觀察文件中的實體表達。 LIBRARY ieee。 USE 。 ENTITY lpm IS 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 25 PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END lpm。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL。 lpm_widthad : NATURAL。 lpm_address_control : STRING。 lpm_outdata : STRING。 lpm_file : STRING )。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 8, LPM_WIDTHAD = 6, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = E:\hyq\lpm_rom2/ )； PORT MAP ( address = address, 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 26 inclock = inclock, q = sub_wire0 )。 END SYN。 第 節(jié) 系統(tǒng)仿真 文件編譯 將當前設(shè)計設(shè)定為工程和選定目標器件。選擇菜單 File/Project/Set Project to Current File 設(shè)為當前文件，當前的設(shè)定工程文件 被指定為 ， 可以看到MAX+plusⅡ 主窗口左上方 路徑指向為 E:\hyq\。 在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標器件芯片，以便能在編譯后得到有針對性的時序仿真文件。選擇菜單 Assign→Device… 選擇器件型號 ，在彈出的對話框中的“ Device Family”下拉列表中選擇需要器件 FLEX10K。如圖 ,為了選擇 EPF10K10LC844 器件，不要選中次欄下方的“ Show Only Fastest Speed Grades”選項，以便顯示出所有速度級別的器件。完成器件選擇后，按“ OK”按鈕。 圖 選定當前工程的目標器件 選擇 VHDL 文本編輯版本號。選擇 MAX+plusⅡ 菜單 Compiler 命令項，出現(xiàn)編譯窗口后，根據(jù)自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號。選擇所示界面上方的 Interfaces→VHDL Netlist Reader Settings ,在彈出的窗口中選擇“ VHDL1993”，由于在 以后的版本的 MAX+plusⅡ 中嵌入了用于優(yōu)化FLEX10K 和 ACEX1K 系列適配的算法，編輯前關(guān)閉這一算法。方法是在進入編邵陽學院畢業(yè)設(shè)計 （ 論文 ） 27 輯窗口（圖 ）后 ,選擇 Processing→ Fitter Setting,進入如圖 38 所示的窗口，消去最上面的“ Use Quartus Fitter… ”項。 按“ Start”按鈕，運行編譯器。單擊如圖 所示窗口左下方的“ Locate”錯誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動的光標附近或上方找到錯誤所在。糾正后再次編輯，直至排除所用錯誤。 圖 確定設(shè)計文件中的錯 誤 功能仿真 實現(xiàn)時序仿真步驟如下：首先，選擇菜單 File→ 新建 New，在選擇“ New”對話框中的“ Waveform Editer file” 波形仿真選 項，打開波形編輯窗口。之后彈出仿真波形編輯窗口 。 波形編輯窗口的上方選擇菜單 引腳“ Node”，在下拉菜單中選擇輸入信號節(jié)點項“ Enter Nodes form SNF… ”。單擊“ List”按鈕 導入所有的信號結(jié)點 ，這時左列表框?qū)⒘谐鲈撛O(shè)計的所有信號節(jié)點。將節(jié)點信號調(diào)入仿真波形編輯器窗中。這時可以利用中間的“ =”按鈕將需要觀察的信號選到右邊的窗口中， 然后單擊“ OK”按鈕。 然后設(shè)定仿真時間長度。選擇 File→End Time… ，在 End Time 對話框中選擇適當?shù)姆抡鏁r間域，選 50μs 以便有足夠長的觀察時間。最后為輸入信號加上激勵電平并運行仿真器觀察波形。為輸入信號 inclock,address 分別加上時鐘信號，最后選擇菜單 File→Save As ，按“ OK”按鈕即可。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。圖 即為仿真運算完成后的時序波形。 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 28 圖 定制的 ROM文件的仿 真波形 在 MAX+plusⅡ 創(chuàng)建內(nèi)部的 ROM 空間，調(diào)入 已 生成的 正弦波數(shù)據(jù) 文本文件， 并對已定制的 ROM 文件進行編譯后仿真，仿真后所得到的波形時序如上圖所示，當來 一個 時鐘信號 脈沖 inclock 立即從 對應(yīng)的 輸入信號address 取出數(shù)據(jù)送往 q 輸出。 例如：當時鐘信號 inclock 為高平且輸入地址信號為00 時，輸出數(shù)據(jù) q 正好對應(yīng) FF（ 255），與創(chuàng)建 文本文件 的 正弦波數(shù)據(jù)一一對應(yīng)。這表明，通過仿真，數(shù)據(jù)數(shù)據(jù)列表中取出數(shù)據(jù)符合波形發(fā)生器的需要。 正弦信號發(fā) 生器的頂層設(shè)計 library ieee。 use 。 use 。 entity singt is port( clk: in std_logic。 data: in std_logic_vector(11 downto 0)。 dout:out std_logic_vector(7 downto 0))。 end。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 inclock:in std_logic。 q:out std_logic_vector(7 downto 0))。 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 29 end ponent。 signal q1:std_logic_vector(5 downto 0)。 signal d: std_logic_vector(7 downto 0)。 signal fss:std_logic。 signal count12: std_logic_vector(11 downto 0)。 begin 1: process(fss) begin if fss39。event and fss =39。139。 then q1=q1+1。 end if。 end process。 2:process(clk,data) begin if clk39。event and clk=39。139。 then if count12=111111100000 then count12= data。 fss=39。139。 else count12=count12+1。 fss=39。039。 end if。 end if。 end process 2。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 end。 其中調(diào)用了 （ 2） /③ 節(jié)中構(gòu)成的 ROM 模塊 （ 1） 頂層文件的 仿真波形 按照 （ 4）中的方法分別對 中的文件進行建立文件夾、輸入設(shè)計項目 VHDL 代碼、存盤、設(shè)計項目為當前文件夾、選擇目標器件、啟動編譯、建立仿真波形文件步驟。再進行波形仿真、引腳鎖定并編譯、編程配置、硬件測試等過程。選擇主菜單“ MAX+plusⅡ ”中的仿真器項“ Simulator”單擊彈出的仿真對話框中的“ Start”按鈕。圖 即為仿真運算完成后的時序波形。 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 30 圖 正弦發(fā)生器仿真波形 根據(jù)頂層文件的 仿真波形 可以從中看出。 由外部時鐘信號 clk 與頻率控制信號data 共同控制 dout 波形數(shù)據(jù)的傳送。 clk 所選的時鐘輸入信號為 50Mhz，在高速的clk 的掃描頻率輸入 情況 下，當來一個上升沿觸發(fā)， 計數(shù)器 count12 計數(shù)器開始計數(shù)，data 在給定的初始地址每次加 1，一直 加到 內(nèi)部信號 count12 為 fe0H 時 ，內(nèi)部信號 Fss 置 1， count12 不為 fe0H， 信號 Fss 為 0，由頂層的 VHDL 硬件描述語言可知， 當 Fss 為上升沿時， 從定制的內(nèi)部 ROM 里 取一個 數(shù)據(jù)送住引腳 Dout 作為信號輸出。 從上面仿真的波形結(jié)果可以看出。信號的輸入輸出的時序流程達到了VHDL 描述的目的。 （ 2） 資源分配 選擇左上角的“ MAX+plusⅡ ”主菜單，并單擊其中的菜單項“ Floorplan Editor” ,將彈出芯片資源編輯窗口，該窗口顯示了目標器件內(nèi)部的邏輯資源分布情況和設(shè)計項目對資源的利用情況。 資源分配情況如圖 ： 圖 芯片資源編輯窗口 邵陽學院畢業(yè)設(shè)計 （ 論文 ） 31 對于 EPF10K10LC844，其中共有 216 個小柱，即邏輯陣列塊 LAB，每個 LAB 有 8個小方塊，每個小方塊表示一個邏輯宏單元（ Logic Cell），因此共有 1728 個 LC（即LE）。帶顏色的小方塊表示已經(jīng)被占用的資源，其數(shù)量恰好等于適配報告中給出的數(shù)量。稍大的方塊（含 8 個小方塊）表示器件中內(nèi)嵌的 RAM 單元 EAB。共 12 個 EAB 含2048 個存儲位單元，總共 24576 個存儲位。 （ 3） 引腳瑣定 以上的仿真測試正確無誤，將設(shè)計編程下載到選定的目標器件中進行進一步的硬件測試，以便最終了解設(shè)計的正確性。根據(jù)模式一與模式五組合的硬件 電路如附圖 1所示 ,查得引腳鎖定如表 31 所示 : 表 31 引腳鎖定表 模式 信號 引腳號 模式 信號 引腳號 Input Clk 2 Input Data9 19 Input Data0 5 Input Data10 21 Input Data1 6 Output Dout0 39 Input Data2 7 Output Dout1 47 Input Data3 8