【正文】 、基本可編程邏輯單元、嵌入式 RAM 塊、豐富的布線資源、底層嵌入功能單元等。采用 GaAS 工藝的 DDS 芯片工作頻率可達(dá) 2GHz 以上。目前，大多數(shù) DDS 的分辨率在 1Hz 數(shù)量級(jí)，許多小于 1mHz 甚至更小。 DDS 的優(yōu)點(diǎn) (l)輸出頻率相對(duì)帶寬較寬 輸出頻率帶寬為 50%fs(理論值 )，但考慮到低通濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)的散雜抑制，實(shí)際輸出帶寬仍可達(dá)到 40%fs。其基本原理就是將 信號(hào) 數(shù)據(jù)先存儲(chǔ)起來(lái)，然后在頻率控制字的作用下，通過(guò)相位累加器從存儲(chǔ)器中讀出 信號(hào) 數(shù)據(jù)，最后經(jīng)過(guò)數(shù) /模轉(zhuǎn)換和低通濾波后輸出頻率合成。由于 DDS 的自身特點(diǎn)，還可以很容易的產(chǎn)生一些數(shù)字調(diào)制信號(hào)，如 FSK、 PSK 等。如 AD700 AD9850、 AD985 AD985 AD9858 等。雜散又稱寄生信號(hào)，分為諧波分量和非諧波分量，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生，也有頻率合成器內(nèi)外干擾的影響，還與頻率合成方式有關(guān)；相位噪聲是瞬間頻率穩(wěn)定度的頻域表示，在頻譜上表現(xiàn)為主譜兩邊連續(xù)噪聲邊帶。對(duì)頻率合成器的基本要求是既要合成所需頻率，又要保證信號(hào)的純凈。該方法頻率轉(zhuǎn)換時(shí)間短，用這種方法合成的頻率范圍將受到限制，更重要的是由于采用大量的倍頻，混頻，分頻，濾波等裝置，使 得頻率合成器不僅帶來(lái)了龐大的體積和重量，而且輸出的諧波，噪聲及寄生頻率都難以抑制，目前己基本不被采用。而傳統(tǒng)信號(hào)發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)越來(lái)越不能滿足現(xiàn)代電測(cè)量的需要。 信號(hào) 發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、 信號(hào) 進(jìn)行動(dòng)態(tài)、及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè)試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、震動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。 hardware design and debugging, including the D/A converter module, level shifting, the control module, the serial munication module. Pass the test, the system performance of the design of the indicators can plete the design requirements, and innovation to use a PC host puter software controls the output waveform of various parameters of the function. [Key words] FPGA, Function Generator, DDS。 79 周：撰寫論文。 進(jìn)度安排： 45 周：查找、 瀏覽 閱讀、翻譯文獻(xiàn)。 通過(guò)測(cè)試，本設(shè) 計(jì)系統(tǒng)性能良好，各項(xiàng)指標(biāo)均能較好地完成設(shè)計(jì)要求 ，并創(chuàng)新地 實(shí)現(xiàn) 了使用 PC 機(jī)上位機(jī)軟件控制輸出 信號(hào) 各項(xiàng)參數(shù)的功能。信號(hào) 發(fā)生器即通常所說(shuō)的信號(hào)發(fā)生器是一種常用的信號(hào)源，和示波器、電壓表、頻率計(jì)等儀器一樣是最普遍、最基本也是應(yīng)用最廣泛的的電子儀器之一，幾乎所有電參量的測(cè)量都要用到 信號(hào) 發(fā)生器。 HP8770A 實(shí)際上也只能產(chǎn)生 8 種 信號(hào) ，而且價(jià)格昂貴。 (2)輸出量化位數(shù)： 8 位 (3) 輸出頻率≤ 2MHz 6 2 DDS 信號(hào) 發(fā)生器理論介紹 頻率合成技術(shù) 頻率合成技術(shù)的分類 目前頻率合成主要有三種方法 ： 直接模擬合成法 (Direct simulation Frequeneysynthesis)、鎖相環(huán)合成法 (Phaselocked loop Frequeneysynthesis)和直接數(shù)字合成法 (Direet Digital Frequeney Synthesis)。 頻率合成技術(shù)的技術(shù)指標(biāo) 頻率合成技術(shù)是指以一個(gè)或者多個(gè)高精確度和高穩(wěn)定度的頻率參考信號(hào)源為基準(zhǔn)，在某一頻段內(nèi)，綜合產(chǎn)生多個(gè)工作頻率點(diǎn)的技術(shù)。 （ 4）頻率切換時(shí)間頻率切換時(shí)間指頻率合成器輸出頻率由一個(gè)頻率點(diǎn)切換到另一個(gè)頻率點(diǎn)并達(dá)到穩(wěn)定工作所需的時(shí)間。通過(guò) DDS 這種方法產(chǎn)生任意波是一種簡(jiǎn)單、低成本的方法，通過(guò)增加 信號(hào) 點(diǎn)數(shù)可以使輸出達(dá)到很高的精度，這都是其他方法所無(wú)法比擬的。同時(shí)都采用了一些優(yōu)化設(shè)計(jì)來(lái)提高性能。 DDS 可以產(chǎn)生兩路相位嚴(yán)格正交的信號(hào)，在正交調(diào)制和解調(diào)中的到廣泛應(yīng)用，是一 種 很好的本振源。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器溢出的頻率就是 DDS 的輸出的信號(hào)頻率。 DDS 的轉(zhuǎn)換時(shí)間可達(dá)納微秒級(jí)數(shù)量級(jí)，比使用其他的頻率合成方法都要短數(shù)個(gè)數(shù)量級(jí)。 (6)其他優(yōu)點(diǎn) 由于 DDS 中幾 乎所有部件都屬于數(shù)字電路，易于集成，功耗低，體積小，重量輕，可靠性高，且易于程控，使用相當(dāng)靈活，因此性價(jià)比極高。 FPGA 的使用非常靈活，同一片 FPGA 通過(guò)不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。每個(gè) LE 包含了一個(gè) 4 輸入的查找表（ LUT）、一個(gè)帶有同步使能的可編程觸發(fā)器一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。 （ 5）底層嵌入功能單元 這里所說(shuō)的底層嵌入功能單元指的是那些通用程度較高的嵌入式功能模塊，比如 PLL、DSP、 CPU 等 ,隨著 FPGA 的發(fā)展，這些功能模塊被越來(lái)越多的嵌入到 FPGA 內(nèi)部，以滿足不同場(chǎng)合的要求。除了這些免費(fèi)的 LPM 模塊外， Altera 公司還開發(fā)了有償 IP 核提供給有需 要的用戶使用。 VerilogHDL語(yǔ)言簡(jiǎn)介 硬件描述語(yǔ)言 HDL是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。 1989 年， Cadence 公司收夠了 Gate Way 公司， VerilogHDL 語(yǔ)一言成為 Cadenee 公司的私有財(cái)產(chǎn)。 (5)能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次，模塊的規(guī)?？梢允侨我獾模Z(yǔ)言對(duì)此沒有任何限制。 DSP Builder 依賴于 MathWorks 公司的 數(shù)學(xué)分析 工具 Matlab/Simlink，以 Simulink 的 Blockset 出現(xiàn)。 (3)設(shè)計(jì)流程的第三步 ： 執(zhí)行 RTL 級(jí)的仿真， DSP Builder 支持自動(dòng)流程的 ModelSim 仿真。 控制模塊 如下圖所示： 圖 6 DDS 控制模塊 串口通信模塊 按照串口通信協(xié)議，設(shè)計(jì)了能與 PC 機(jī)串口通信的模塊，從而 可以 通過(guò)軟件改變 DDS控制模塊中幅度控制字，頻率控制字和相位控制字 。 在 做畢業(yè)設(shè)計(jì) 過(guò)程中，我們深刻體會(huì)到可編程芯片的便利。 感謝我的同學(xué)們， 每當(dāng)我遇到問(wèn)題而躊躇莫 展時(shí)，同學(xué)們的幫助與鼓勵(lì)給了我技術(shù)上的指點(diǎn)和心理上的支持，因此我 解決了很多知識(shí)難題， 我也深刻體會(huì)到班級(jí)大家庭的溫暖 。 output [31:0] pword。 reg [11:0] aword。b10_0000_0000_0000_0000_0000_0000。d7000000) begin finc_key_t=2539。b0。d7000000) begin ainc_key_t=2539。d1。d24。d7000000) begin adec_key_t=2539。 if(!dds_ainc_key) begin aword=aword+1239。d1000000。 if(!dds_finc_key) fword=fword+3239。d10。 assign da_clk=clk50。 output [11:0] aword。 input clk50,rst。因此作為新時(shí)代的知識(shí)青年的我們，在未來(lái)的世界靠我們建設(shè)的重?fù)?dān)之下，只有不斷與時(shí)俱進(jìn)，不斷充實(shí)自己的知識(shí)儲(chǔ)備，在與別人研究合作中鍛煉自我，發(fā)展自我，才能在將來(lái) 的工作，學(xué)習(xí)過(guò)程中更加的游刃有余。這樣有利于 子模塊 修改和調(diào)試，增強(qiáng)了 模塊 的可移植性。 (4)設(shè)計(jì)流程的第四步 ： 使用第二步 SignalCompiler 產(chǎn)生的 VHDL 文件進(jìn)行 RTL 級(jí)的綜合，網(wǎng)表產(chǎn) 生和適配等處理， DSP Builder 支持自動(dòng)流程和手動(dòng)流程兩種方式：自動(dòng)流程中可以選擇讓 DSP Builder 自動(dòng)調(diào)用 Quartus II 等 EDA 軟件來(lái)完成相應(yīng)的工作；手動(dòng)模式允許用戶選擇相應(yīng)的軟件來(lái)完成相應(yīng)的工作，手動(dòng)模式需要更多的干預(yù)，同時(shí)提供了更大的靈活性，用戶可以指定綜合、適配等過(guò)程的條件。更特別的是， Altera MegaCore 也被嵌入到DSP Builder 中，這樣用戶可以方便的從 DSP Builder 中調(diào)用 QuartusII 中的 IP 核進(jìn)行設(shè)計(jì)，提高了設(shè)計(jì)效率。 PLI 允許外部函數(shù)訪問(wèn) verilog 模塊內(nèi)部信息、允許設(shè)計(jì)者通過(guò)軟件程序與仿真器進(jìn)行交互?；? verilogHDL 的優(yōu)越性， IEEE 于 1995 年制定了 VerilogHDL 的 IEEE 標(biāo)準(zhǔn)，即verilogHDL1364 一 1995。在硬件描述語(yǔ)言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計(jì)語(yǔ)言，比如 :Fortran、 Pascal 和 C