【正文】 系統(tǒng)設計用了現(xiàn)在 EDA 設計手段，基于 FPGA 采用 VHDL 語言編程實現(xiàn)數(shù)字 快速計時器 的設計，運用層次化設計方法，完成各電路模塊的連接。（ 2）當 CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， 根據(jù)信號 COUNT 的值賦予不同的 OUTBCD 和 SEG 的值。（ 2）當 CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， COUNT10 輸出加 1，而當 COUNT10輸出為 9 時， CN 輸出高電平進位信號。 程序分析： 以上程序是 快速計時器 的頂層 VHDL 描述。 U1:CB10 PORT MAP(CLK,C)。 END COMPONENT。 S_100MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 HOUR: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 EN: IN STD_LOGIC。 第 13 頁 〈 共 20 頁 〉 architecture ART OF MB IS COMPONENT CTRL PORT(CLK,CLR,SP:IN STD_LOGIC。 use 。 第 12 頁 〈 共 20 頁 〉 BCD 七段譯碼驅動器的 VHDL 源程序（ ） ENTITY BCD7 IS PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ART。 SEG=11111110。 SEG=11101111。 SEG=11111110。 END IF。 BEGIN PROCESS(CLK) BEGIN PROCESS(CLK) BEGIN IF CLR=39。 S_10S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。為了達到連接底層元件形成更高層次的電路設計結構，文件使用了元件例化語句。 U4:CDU10 PORT MAP(C,CLR,EN,D,S_1S)。 COMPONENT CDU6 PORT(CLK,CLR,EN:IN STD_LOGIC。 S_1MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計時器的 VHDL 源程序（ ） ENTITY COUNT IS PORT(CLK:IN STD_LOGIC。 END IF。) THEN IF SCOUNT6=0101 THEN CN=39。 BEGIN COUNT6=SCOUNT6。；否則當計數(shù)值 SCOUNT10達到 9 時，輸出高電平，作為十進制計數(shù)的進位溢出信號，當計數(shù)值SCOUNT10 為其它值時輸出低電平；但如果 測得 EN=‘ 0‘使 SCOUNT10保持原值，即將計數(shù)值向端口輸出： COUNT10=SCOUNT10。 END IF。139。 architecture ART OF CDU10 IS SIGNAL SCOUNT10: std_logic_vector(3 downto 0)。? ”語句，并使次態(tài) NEXT_STATE獲得 S1，而當此后的第一個 CLK 上升沿到來時，現(xiàn)態(tài) CURRENT_STATE自動轉向 S1 狀態(tài)。 END PROCESS。 WHEN S3=EN=39。 END IF。 ELSE NEXT_STATE=S0。 CONSTANT S3: STD_LOGIC_VECTOR(1 DOWNTO 0):=10。 END ART。 CO=39。計時控制模塊可用兩個按鈕 快速計時器 的啟動、停止和復位。當 快速計時器 的計時小于 1 個小時時，顯示的格式是 mmssxx（ mm 表第 3 頁 〈 共 20 頁 〉 示分鐘： 0～ 59； ss 表示秒： 0～ 59； xx 表示百 分之一秒： 0～ 99），當快速計時器 的計時大于或等于一個小時時，顯示的和多功能時鐘是一樣的，就是 hhmmss（ hh 表示小時： 0～ 99），由于 快速計時器 的功能和鐘表有所不同，所以 快速計時器 的 hh 表示的范圍不是 0～ 23，而是 0～99，這也是和多功能時鐘不一樣的地方。這樣做極大地簡化了設計工作，提高了效率，因此，采用 EDA 技術設計數(shù)字系統(tǒng)得到了越來越廣泛的應用 [1]。 EDA 技術就是以大規(guī)模可編程邏輯器件為載體，以硬件描述語言為系統(tǒng)邏輯描述的表達方式，以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件 及試驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成電子系統(tǒng)的設計。同時由于 EDA 技術中 FPGA 芯片具有在系統(tǒng)可編程特性，因此該 快速計時器 的設計可像軟件 一樣隨時更改。描述是把系統(tǒng)設計輸入到 EDA 軟件的過程，它可以采用圖形輸入、硬件描述語言或二者混合使用的方法輸入。 2 數(shù)字 快速計時器 的設計 方案及 要求 本文介紹的數(shù)字 快速計時器 設計，利用基于 VHDL 的 EDA 設計工具，采用大規(guī)模可編程邏輯器件 FPGA，通過設計芯片來實現(xiàn)系統(tǒng)功能。 系統(tǒng)設計方案 根據(jù)系統(tǒng)設計要求，系統(tǒng)的組成框圖如圖 1 所示。計時顯示電路的實現(xiàn)方案采用掃描顯示，即每次只驅動一位數(shù)碼管，各位數(shù)據(jù)輪流驅動對應的數(shù)碼管進行顯示。 END IF。 第 5 頁 〈 共 20 頁 〉 控制模塊的 VHDL 源程序（ ） architecture BEHAVE OF CTRL IS CONSTANT S0: STD_LOGIC_VECTOR(1 DOWNTO 0):=00。 IF SP=39。139。 THEN NEXT_STATE=S3。 ELSE NEXT_STATE=S0。對于此程序，如果異步清零信號CLR 有過一個復位脈沖，當前狀態(tài)被異步設置為 S0。 CN:OUT STD_LOGIC。CN=39。039。 程序分析：十進制計數(shù)器的 VHDL 源程序（ ）的功能是：當時鐘信號 CLK、復位信號 CLR或時鐘使能信號 EN中任一信號發(fā)生變化，都將啟動進程語句 PROCESS。 COUNT6:out std_logic_vector(3 downto 0))。039。 SCOUNT6=SCOUNT6+39。此時如果 CLR 為 ’1’,將對計數(shù)器清零，即復位；如果 CLR 為 ’0’,則看是否有時鐘信號的上升沿：如果此時有 CLK信號，又測得 EN=‘ 1‘，即允許計數(shù)器計數(shù)，此時若計數(shù)值小于 5，即 SCOUNT60101, 計數(shù)器將進行正常計數(shù)，即執(zhí)行SCOUNT6=SCOUNT6+39。 S_100MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CN:OUT STD_LOGIC。 BEGIN U1:CDU10 PORT MAP(CLK,CLR,EN,A,S_1MS)。 END ART。 S_10MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 THEN IF COUNT=1001 THEN COUNT=0000。EVENT AND CLK=39。 WHEN 0011=OUTBCD=S_1S。 WHEN 0111=OUTBCD=HOUR。 END CASE。 對于第二個進程：當信號 CLK 發(fā)生變化，此時如果遇到信號 CLK 的上升沿，將執(zhí)行 CASE 語句。 程序分析：此程序主要由 WHEN_ELSE 結構的并行語句構成，根據(jù)信號 BCD 的值賦值于 LED。 OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 S_10S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT MULX PORT(CLK,CLR,EN: IN STD_LOGIC。 HOUR: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL H:STD_LOGIC_VECTOR(3 DOWNTO 0)。EN=E。 圖 2 時基分頻模塊的仿真波形圖 結果分析： 當每一個 CLK 的上升沿后， COUNT 輸出加 1，而當COUNT 輸出為 9 時， CO 輸出高電平進位信號 ,同時 COUNT 變?yōu)?0。 圖