畢業(yè)設(shè)計(jì)-基于eda技術(shù)的快速計(jì)時(shí)器設(shè)計(jì)(參考版)
2024-12-07 19:32本頁(yè)面
【正文】 EDA。系統(tǒng)具有簡(jiǎn)單、工作穩(wěn)定可靠等優(yōu)點(diǎn)，具有一定的實(shí)際意義。實(shí)驗(yàn)結(jié)果表明，本系統(tǒng)的數(shù)字 快速計(jì)時(shí)器 設(shè)計(jì)很成功。 當(dāng) SP 從低 SP 從低電平變?yōu)楦唠娖綍r(shí)，使能信號(hào) EN 從高電平變?yōu)榈碗娖剑?快速計(jì)時(shí)器 停止計(jì)時(shí)。同時(shí) 計(jì)時(shí)電路產(chǎn)生的計(jì)時(shí) BCD 七段譯碼管后，驅(qū)動(dòng) LED 數(shù)碼管。比如 BCD 為“ 3”， LED 為“ 79”； BCD 為“ A”， LED 為“ 00”； BCD 為“ 4”， LED 為“ 33”。比如說(shuō)，COUNT 第一次為“ 1”， OUTBCD 輸出“ 1”， SEG 輸出“ FE”； COUNT 第一次為“ 4”， OUTBCD 輸出“ 7”， SEG 輸出“ F7”。 顯示電路模塊的仿真 數(shù)據(jù)選擇器的仿真 圖 7 數(shù)據(jù)選擇器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時(shí)， SEG、 OUTBCD輸出為 0。 圖 6 計(jì)數(shù)器的仿真波形圖 第 17 頁(yè) 〈 共 20 頁(yè) 〉 結(jié)果分析： 當(dāng) CLR 為低電平， EN 為高電平時(shí)，每一個(gè) CLK 的上升沿后， S_1MS 的值為“ 1”，一直加到“ 9”，再?gòu)摹?0”開始；當(dāng) S_1MS從“ 9”變?yōu)椤?0”時(shí)， S_10MS 的值加“ 1”。（ 2）當(dāng) CLR 為低電平， EN 為高電平時(shí)，每一個(gè) CLK 的上升沿后， COUNT6 輸出加 1，而當(dāng) COUNT6 輸出為 5 時(shí)， CN 輸出高電平進(jìn)位信號(hào)。（ 3）當(dāng) EN 為低電平時(shí)，計(jì)數(shù)器保持原有的計(jì)數(shù)“ 7”，當(dāng) EN 為高 電平時(shí)繼續(xù)計(jì)數(shù)。 第 16 頁(yè) 〈 共 20 頁(yè) 〉 計(jì)時(shí)電路模塊的仿真 十進(jìn)制計(jì)數(shù)器的仿真 圖 4 十進(jìn)制計(jì)數(shù)器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時(shí)， COUNT10 輸出為 0，即計(jì)數(shù)清零，并禁止計(jì)數(shù)。 圖 2 時(shí)基分頻模塊的仿真波形圖 結(jié)果分析： 當(dāng)每一個(gè) CLK 的上升沿后， COUNT 輸出加 1，而當(dāng)COUNT 輸出為 9 時(shí)， CO 輸出高電平進(jìn)位信號(hào) ,同時(shí) COUNT 變?yōu)?0。最后利用端口映射語(yǔ)句 PORT MAP（）將控制器、時(shí)基分頻器、 計(jì)數(shù)器、數(shù)據(jù)選擇器和 BCD 七段譯碼驅(qū)動(dòng)器連接起來(lái)構(gòu)成一個(gè)完整的計(jì)數(shù)器。 為了達(dá)到連接底層元件形成更高層次的電路設(shè)計(jì)結(jié)構(gòu)，文件使用了元件例化語(yǔ)句。END ART。EN=E。 U4:BCD7 PORT MAP(BCD_S,LED)。 U2:COUNT PORT MAP(C,CLR,E,MS1_S,MS10_S,MS100_S,S1S_S,S10_S,MIN1_S,MIN10_S,H)。 BEGIN U0:CTRL PORT MAP(CLR,CLK,SP,E)。 SIGNAL H:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL S1S_S,S10_S:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL C,E:STD_LOGIC。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 HOUR: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1MIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 第 14 頁(yè) 〈 共 20 頁(yè) 〉 S_1S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT MULX PORT(CLK,CLR,EN: IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 S_10MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_100MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR:IN STD_LOGIC。 END COMPONENT。 COMPONENT CB10 PORT(CLK:IN STD_LOGIC。 EN:OUT STD_LOGIC)。 END MB。 OUTBCD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CO,EN: OUT STD_LOGIC。 use 。 頂層設(shè)計(jì)的 VHDL 源程序（ ） library ieee。 程序分析：此程序主要由 WHEN_ELSE 結(jié)構(gòu)的并行語(yǔ)句構(gòu)成，根據(jù)信號(hào) BCD 的值賦值于 LED。 architecture ART OF BCD7 IS BEGIN LED=1111110 WHEN BCD=0000 ELSE 0110000 WHEN BCD=0001 ELSE 1101101 WHEN BCD=0010 ELSE 1111001 WHEN BCD=0011 ELSE 0110011 WHEN BCD=0100 ELSE 1011011 WHEN BCD=0101 ELSE 1011111 WHEN BCD=0110 ELSE 1110000 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1111011 WHEN BCD=1001 ELSE 0000000。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。從而實(shí)現(xiàn)數(shù)據(jù)選擇器的功能。 對(duì)于第二個(gè)進(jìn)程：當(dāng)信號(hào) CLK 發(fā)生變化，此時(shí)如果遇到信號(hào) CLK 的上升沿，將執(zhí)行 CASE 語(yǔ)句。139。 程序分析：此程序中包含兩個(gè)進(jìn)程，信號(hào) CLK 都將啟動(dòng)這兩個(gè)進(jìn)程。 END PROCESS。 END CASE。 WHEN OTHERS=OUTBCD=0000。 WHEN 1001=OUTBCD=S_10MS。 WHEN 1000=OUTBCD=S_1MS。 WHEN 0111=OUTBCD=HOUR。 WHEN 0110=OUTBCD=S_10MIN。 WHEN 0101=OUTBCD=S_1MIN。 WHEN 0100=OUTBCD=S_10S。 WHEN 0011=OUTBCD=S_1S。 WHEN 0010=OUTBCD=S_100MS。 WHEN 0001=OUTBCD=S_10MS。 THEN CASE COUNT IS WHEN 0000=OUTBCD=S_1MS。EVENT AND CLK=39。 END PROCESS。 END IF。139。 THEN IF COUNT=1001 THEN COUNT=0000。 ELSIF RISING_EDGE(CLK) THEN IF EN=39。139。 architecture ART OF MULX IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 HOUR: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1MIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。（詳細(xì)功能見仿真圖的分析） 顯示模塊的 VHDL 源程序 數(shù)據(jù)選擇器的 VHDL
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