基于vhdl的電子計(jì)時(shí)器的設(shè)計(jì)課程設(shè)計(jì)(參考版)
2025-06-30 18:56本頁面
【正文】 [1] 楊暉．大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計(jì)．北京：北京航空航天大學(xué)出版社，2010．[2] 任愛鋒．基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)．西安：西安電子科技大學(xué)出版社，2011．[3] 楊恒．FPGA/CPLD最新實(shí)用技術(shù)指南．北京：清華大學(xué)出版社，2010．[4] 王鎖萍．電子設(shè)計(jì)自動(dòng)化（EDA）教程．成都：電子科技大學(xué)出版社，2009．[5]路而紅．電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù)．北京：北京希望電子出版社，2009．[6] 潘松．：電子科技大學(xué)出版社，2010．圖11 數(shù)字時(shí)鐘系統(tǒng)原理圖芯片引腳對(duì)照表： 圖12 芯片引腳對(duì)照表圖13 LED連接圖課程設(shè)計(jì)成績?cè)u(píng)定表成績?cè)u(píng)定項(xiàng) 目比例得 分平時(shí)成績（百分制記分）30%業(yè)務(wù)考核成績（百分制記分）70%總評(píng)成績（百分制記分）100%評(píng)定等級(jí)優(yōu) 良 中 及格 不及格指導(dǎo)教師（簽名）：20 年 月 日第 24 頁。這個(gè)課題設(shè)計(jì)的過程讓我學(xué)習(xí)、工作的思路有了更為明朗的認(rèn)識(shí)：它是站在一定高度上去工作的，眼界要放寬，思路要開闊，內(nèi)容要飽滿。設(shè)計(jì)中有太多的不懂和陌生，但是我會(huì)多看、多想、多問、多學(xué)，認(rèn)真的對(duì)待每一次老師交代的任務(wù)，每一個(gè)任務(wù)都是一個(gè)鍛煉的機(jī)會(huì)和成長的過程，我在規(guī)定的時(shí)間盡善盡美的完成，把自己的能力發(fā)揮到最大限度。和老師的溝通交流更使我對(duì)設(shè)計(jì)有了新的認(rèn)識(shí)也對(duì)自己提出了新的要求。這次課程設(shè)計(jì)使我開始了自主的學(xué)習(xí)和試驗(yàn)，查看相關(guān)的資料和書籍，讓自己頭腦中模糊的概念逐漸清晰，使自己非常稚嫩作品一步步完善起來，每一次改進(jìn)都是我學(xué)習(xí)的收獲，每一次的成功都會(huì)讓我興奮好一段時(shí)間。在這段時(shí)間里，我學(xué)到了很多知識(shí)也有很多感受。通過課程設(shè)計(jì)論文的撰寫過程，我不僅溫習(xí)了以前在課堂上學(xué)習(xí)的專業(yè)知識(shí)，同時(shí)我也得到了老師和同學(xué)的幫助，學(xué)習(xí)和體會(huì)到了EDA的基本技能和思想。感謝老師對(duì)我的教育培養(yǎng)，你們細(xì)心指導(dǎo)我的學(xué)習(xí)，在此，我要向諸位老師深深地鞠上一躬。電子計(jì)時(shí)器的功能仿真結(jié)果如圖10所示圖10 電子計(jì)時(shí)器的功能仿真結(jié)果 語EDA課程設(shè)計(jì)，是我大學(xué)生涯交上的最好的一個(gè)作業(yè)了。 END PROCESS。 WHEN others= LED= x00 。 WHEN 1000 = LED= x7f 。 WHEN 0110 = LED= x7d 。 WHEN 0100 = LED= x66 。 WHEN 0010 = LED= x5b 。 PRO2: PROCESS(SHUJU) BEGIN CASE SHUJU IS WHEN 0000 = LED= x3f 。 END IF。 WHEN OTHERS = NULL。 SHUJU = S6。 SHUJU = S5。 SHUJU = S4。 SHUJU = S3。 SHUJU = S2。 SHUJU = S1。 THEN CNT6 = CNT6 + 1。EVENT AND CLK = 39。 SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0)。END ENTITY。 WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。ENTITY clock1 IS PORT(CLK: IN STD_LOGIC。USE 。END behav。 CLK_OUT=clk_data。 END IF。CNT6=0。139。 ELSIF CLK39。039。SIGNAL CNT6 : INTEGER := 0。 END fenpinqi。ENTITY fenpinqi IS PORT (CLK,RST:in std_logic。USE 。END a1。qb=tmb。end if。 end if。 else tma:=tma+1。 elsif tmb=0010 and tma=0011 then tma:=0000。 then if tma=1001 then tma:=0000。 then if en=39。event and clk=39。 tmb:=0000。039。variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END count24。 qa: out STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。LIBRARY ieee。 end process。 qa=tma。 end if。 else tma:=tma+1。 else tmb:=tmb+1。 if tma=1001 then tma:=0000。139。139。 elsif clk39。then tma:=0000。beginIf Reset =39。ARCHITECTURE a OF count60 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0)。 rco: OUT STD_LOGIC)。 qa: out STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。LIBRARY ieee。u5:clock1 port map(clk,a1,a2,a3,a4,a5,a6,wei,led)。u3:count60 port map(en,reset,b2,a3,a4,b3)。beginu1: fenpinqi port map(clk,reset,b1)。signal a1,a2,a3,a4,a5,a6:std_logic_vector(3 downto 0)。 LED: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 end ponent。ponent fenpinqi PORT (CLK,RST:in std_logic。 qb: out STD_LOGIC_VECTOR(3 DOWNTO 0))。ponent count24 PORT( en,Reset,clk: in STD_LOGIC。 rco: OUT STD_LOGIC)。
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