【正文】 ........................... （ 17） 快速計時器的起始工作狀態(tài) ......................... （ 17） 快速計時器的停止工作狀態(tài)， ....................... （ 18） 5 結(jié)論 ............................................ （ 19） 參考文獻(xiàn) …………………………………………………………… .(18) Abstract ........................................... （ 20） 第 1 頁 〈 共 20 頁 〉 基于 EDA 技術(shù)的 快速計時器 設(shè)計 作 者：黃朝偉 指導(dǎo)老師： 張 帥 摘 要： 基于 EDA 技術(shù)的使用，本文著重討論了采用 EDA 技術(shù)設(shè)計的 快速計時器 設(shè)計，使用硬件描述語言 VHDL，在開發(fā)軟件 MAX+PLUS2 進(jìn)行輸入、編譯、綜合、仿真，得到的仿真波形。 EDA（ Electronic Design Automation）技術(shù)就是電子設(shè)計自動化，用 EDA 技術(shù)設(shè)計數(shù)字系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分 層設(shè)計方法 [4]。系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點(diǎn)，具有一定的實(shí)際意義。 ? 復(fù)位開關(guān)可以在任何情況下使用，即便在計時過程中，只要按一下復(fù)位開關(guān)，計時器就清零，并做好下次計時的準(zhǔn)備。 （ 3）顯示模塊 計時顯示電路的作用是將計時值在 LED 七段數(shù)碼管上顯示出來。 CO=39。139。 BEGIN COM:PROCESS(SP,CURRENT_STATE) BEGIN CASE CURRENT_STATE IS WHEN S0=EN=39。139。 IF SP=39。139。 SYNCH 是主控時序進(jìn)程； COM 是主控組合進(jìn)程。 CLR:IN STD_LOGIC。139。 SCOUNT10=0000。 END PROCESS。 EN:IN STD_LOGIC。)THEN SCOUNT6=0000。 ELSE CN=39。 END ART。 S_1MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COUNT。 END COMPONENT CDU6。 U7:CDU6 PORT MAP(F,CLR,EN,G,S_10MIN)。（詳細(xì)功能見仿真圖的分析） 顯示模塊的 VHDL 源程序 數(shù)據(jù)選擇器的 VHDL 源程序（ ） ENTITY MULX IS PORT(CLK,CLR,EN: IN STD_LOGIC。 HOUR: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF RISING_EDGE(CLK) THEN IF EN=39。 END PROCESS。 WHEN 0010=OUTBCD=S_100MS。 WHEN 0110=OUTBCD=S_10MIN。 WHEN OTHERS=OUTBCD=0000。139。 architecture ART OF BCD7 IS BEGIN LED=1111110 WHEN BCD=0000 ELSE 0110000 WHEN BCD=0001 ELSE 1101101 WHEN BCD=0010 ELSE 1111001 WHEN BCD=0011 ELSE 0110011 WHEN BCD=0100 ELSE 1011011 WHEN BCD=0101 ELSE 1011111 WHEN BCD=0110 ELSE 1110000 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1111011 WHEN BCD=1001 ELSE 0000000。 CO,EN: OUT STD_LOGIC。 COMPONENT CB10 PORT(CLK:IN STD_LOGIC。 S_100MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 S_1MIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL S1S_S,S10_S:STD_LOGIC_VECTOR(3 DOWNTO 0)。 U4:BCD7 PORT MAP(BCD_S,LED)。最后利用端口映射語句 PORT MAP（）將控制器、時基分頻器、 計數(shù)器、數(shù)據(jù)選擇器和 BCD 七段譯碼驅(qū)動器連接起來構(gòu)成一個完整的計數(shù)器。（ 2）當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， COUNT6 輸出加 1，而當(dāng) COUNT6 輸出為 5 時， CN 輸出高電平進(jìn)位信號。比如 BCD 為“ 3”， LED 為“ 79”； BCD 為“ A”， LED 為“ 00”； BCD 為“ 4”， LED 為“ 33”。系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點(diǎn)，具有一定的實(shí)際意義。實(shí)驗(yàn)結(jié)果表明，本系統(tǒng)的數(shù)字 快速計時器 設(shè)計很成功。比如說，COUNT 第一次為“ 1”， OUTBCD 輸出“ 1”， SEG 輸出“ FE”； COUNT 第一次為“ 4”， OUTBCD 輸出“ 7”， SEG 輸出“ F7”。（ 3）當(dāng) EN 為低電平時，計數(shù)器保持原有的計數(shù)“ 7”，當(dāng) EN 為高 電平時繼續(xù)計數(shù)。 為了達(dá)到連接底層元件形成更高層次的電路設(shè)計結(jié)構(gòu)，文件使用了元件例化語句。 U2:COUNT PORT MAP(C,CLR,E,MS1_S,MS10_S,MS100_S,S1S_S,S10_S,MIN1_S,MIN10_S,H)。 SIGNAL C,E:STD_LOGIC。 第 14 頁 〈 共 20 頁 〉 S_1S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 S_1MS: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 EN:OUT STD_LOGIC)。 use 。 LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 程序分析：此程序中包含兩個進(jìn)程，信號 CLK 都將啟動這兩個進(jìn)程。 WHEN 1001=OUTBCD=S_10MS。 WHEN 0101=OUTBCD=S_1MIN。 WHEN 0001=OUTBCD=S_10MS。 END IF。139。 S_1MIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。文件在實(shí)體中首先定義了計數(shù)器 頂層設(shè)計文件的端口信號， 然后在 architecture和 BEGIN 之間利用 COMPONENT 語句對準(zhǔn)備調(diào)用的元件作了聲明，并定義了 A,B,C,D,E,F,G,H 八個信號作為器件內(nèi)部的連接線。 U5:CDU6 PORT MAP(D,CLR,EN,E,S_10S)。 CN:OUT STD_LOGIC。 S_10MIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR:IN STD_LOGIC。 END IF。139。 PROCESS(CLK,CLR,EN) BEGIN IF(CLR=39。 六進(jìn)制計數(shù)器的 VHDL 源程序（ ） ENTITY CDU6 IS PORT(CLK:IN STD_LOGIC。 END IF。) THEN IF SCOUNT10=1001 THEN CN=39。 BEGIN COUNT10=SCOUNT10。隨著時鐘信號的到來，將根據(jù)控制信號 SP 而轉(zhuǎn)向不同的狀態(tài)，同時輸出相應(yīng)的信號 EN 去控制外部對象。 END BEHAVE。039。 WHEN S2=EN=39。 END IF。 TYPE STATES IS(S0,S1,S2,S3)。 程序分析：時基分頻模塊的 VHDL 源程序（ ）的功能是：當(dāng)時鐘信號 CLK 發(fā)生變化，將啟動進(jìn)程語句 PROCESS。139。 （ 2）計時模塊 第 4 頁 〈 共 20 頁 〉 計時模塊執(zhí)行計時功能，計時的方法是對標(biāo)準(zhǔn)時鐘脈沖計數(shù) [6]。