【正文】 ponent dff2 port(d,clk,clr:in std_logic。 end ponent。 c1=y1。在設(shè)計(jì)過(guò)程中采用 VHDL硬件描述語(yǔ)言進(jìn)行輸入，可以在設(shè)計(jì)過(guò)程中利 用 EDA 軟件所提供的邏輯或時(shí)序仿真功能，實(shí)時(shí)檢驗(yàn)電路的設(shè)計(jì)結(jié)果，從而提高硬件電路的設(shè)計(jì)功率，縮短硬件電路的開(kāi)發(fā)時(shí)間。 不積跬步何以至千里 ，各位任課老師認(rèn)真負(fù)責(zé)，在他們的悉心幫助和支持下，我能夠很好的掌握和運(yùn)用專(zhuān)業(yè)知識(shí)，并在設(shè)計(jì)中得以體現(xiàn)，順利完成畢業(yè)論文。 在論文即將完成之際，我的心情無(wú)法平靜，從開(kāi)始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、 同學(xué)、朋友給了我無(wú)言的幫助，在這里請(qǐng)接受我誠(chéng)摯的謝意！ 大連交通大學(xué)信息工程學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 20 參考文獻(xiàn) [1] 吳偉發(fā) .信息處理與編碼 [M].北京：人民郵電出版社 .1999. [2] 王新梅 .肖國(guó)鎮(zhèn) .糾錯(cuò)碼 原理與方法 [M].西安：西安電子科技大學(xué)出版社 .2021. [3] 段吉海 .黃智偉 .基于 CPLD/FPGA的數(shù)字通信系統(tǒng)的建模與設(shè)計(jì) [M].北京 :電子工業(yè)出版社 .2021 [4] 布哈加瓦 V [M].北京：電子工業(yè)出版社 .1987Chip Tutorial on Convolutional Coding with Vitcrbi . [5] Proakia [M].第 3 版 .北京：電子工業(yè)出版社 .2021. [6] 王金明 .楊積斌 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL[M].北京：電子工業(yè)出版社 .2021. [7] 張智涌 .精通 版 [M].北京：北京航空航天大學(xué)出版社 .2021 [8] 鄧華 .Matlab 通信仿真及應(yīng)用 [M].北京：人民郵電出版社 .2021 [9] 王金龍 .沈良 .任國(guó)春 .無(wú)線(xiàn)通信系統(tǒng)的 DSP 實(shí)現(xiàn) [M]．人民郵電出版社 .2021 [10] Viterbi A bounds of convolutional codes and an asymptotically optimum decoding algorithm[J].IE Transations on Information . 。對(duì)徐老師的感激之情是無(wú)法用言語(yǔ)表達(dá)的。仿真結(jié)果表明，卷積編碼輸出為“ 111 100 010 110 100”，速率為 96kb/s，與理論分析結(jié)果一致。 u3:xor3 port map (din,r1,r2,y2)。 ponent xor3 port (a,b,c:in std_logic。 c0,c1,c2:out std_logic)。 5 卷積碼編碼器的 VHDL 設(shè)計(jì) 與仿真 VHDL 設(shè)計(jì)的優(yōu)點(diǎn)與設(shè)計(jì)方法 VHDL 語(yǔ)言采用自上至下和基于庫(kù)的設(shè)計(jì)方法，其突出的優(yōu)點(diǎn)是具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門(mén)級(jí)電路。卷積碼的碼率 R=k/n,他是卷積碼的一個(gè)重要參數(shù)，當(dāng)改變卷積碼的碼率時(shí)，系統(tǒng)的誤碼性能也將隨之發(fā)生變化。 End semilogy(x,y)。每一步完成以后都可以通過(guò)按右下角“ Report”按鈕打開(kāi)編譯報(bào)告。機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變硬件結(jié)構(gòu)。接著要做的是把程序 加入工程，這可以利用菜單“ Project → Add Current File to Project”完成。原理圖輸入方法 是一種類(lèi)似于傳統(tǒng)電子設(shè)計(jì)中繪制電路圖的輸入方式。再次打開(kāi)一個(gè)存在的工程可以通過(guò)選擇菜單“ File → Open Project...”來(lái)實(shí)現(xiàn)。 一直單擊“ Next”按鈕將顯示如圖 33 所示。 在圖 31 中單擊“ Next”按鈕可以打開(kāi)指定 工程文件被存儲(chǔ)的位置，指定頂層文件名 ，指定工程名稱(chēng)對(duì)話(huà)框。 QuartusⅡ 集成開(kāi)發(fā)軟件對(duì)設(shè)計(jì)過(guò)程的管理采用工程方式。編譯器包括的功能模塊有分析 /綜合器（ Analysis amp。 EDA 工具 QUARTUSⅡ QUARTUSⅡ 的簡(jiǎn)介 QuartusⅡ 是 Altera 公司提供的可編程邏輯器件的集成開(kāi)發(fā)軟件，是該公司前一代可編程邏輯器件的集成開(kāi)發(fā)軟件 MAX+plus Ⅱ 的更新?lián)Q代產(chǎn)品。在工藝更新時(shí)無(wú)須原設(shè)計(jì)程序，只需改變相應(yīng)的映射工具。在主要的系統(tǒng)結(jié)構(gòu)，組件及相互間的連接方式?jīng)Q定以后，就能將工作分包 下去，各自獨(dú)立進(jìn)行，例如使用主程序外的組件，函數(shù)以及程序內(nèi)的塊程序。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 目前進(jìn)入我國(guó)并具有廣泛影響的 EDA 軟件是系統(tǒng)設(shè)計(jì)軟件輔助類(lèi)和可編程芯片輔助設(shè)計(jì)軟件： Protel、 PSPICE、 multiSIM10（原 EWB 的最新版本）、 OrCAD、 PCAD、LSIIogic、 MicroSim、 ISE、 modeIsim、 Matlab 等等。 EDA 設(shè)計(jì)方法及工具軟件 (1) 前端設(shè)計(jì) (系統(tǒng)建模 RTL 級(jí)描述 )后端設(shè)計(jì) (FPGAASIC)系統(tǒng) 建模 。利用 EDA 工具，電子 設(shè)計(jì)師 可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì) 電子系統(tǒng) ，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理 完成 [5]。 如下圖 24 是（ 2,1,3）卷積編碼的網(wǎng)格圖。可見(jiàn)卷積編碼不只與現(xiàn)在的輸入比特有關(guān)還與前面的 31 個(gè)比特有關(guān)。本文采用的是沖擊響應(yīng)描述法編碼思想。以子生成多項(xiàng)式為陣元構(gòu)成的多項(xiàng)式 矩陣 G(x) ＝[g(1,1)(x),g(1,2)(x)]，稱(chēng)為碼的生成多項(xiàng)式矩陣。卷積碼的糾錯(cuò)能力隨著 N 的增加而增大，而差錯(cuò)率隨著 N 的增加而指數(shù)下降。對(duì)其進(jìn)行研究有很大的現(xiàn)實(shí)意義。一般地，最小距離 d 表明了卷積碼在連續(xù) m段以?xún)?nèi)的距離特性，該碼可以在 m個(gè)連續(xù)碼流內(nèi)糾正 (d1)/2 個(gè)錯(cuò)誤。設(shè)計(jì)使用了 VHDL 語(yǔ)言，經(jīng)過(guò)了在芯片上的驗(yàn)證試驗(yàn)，并成功應(yīng)用到了擴(kuò)頻通信系統(tǒng)中。通常， n 和 k 都是比較小的整數(shù)， k＜ n，信息序列被分成長(zhǎng)度為k 的分組，碼字（ codeword）被分成長(zhǎng)度為 n 的分組。s easier to encoder, the colleague it has strong ability of the error correction. Along with the error correction coding theory study unceasingly thorough, the practical application of convolution code more and more widely. Convolution code as a munication system important coding method, with its good coding performance, reasonable decoding way, has been widely used. In this paper the convolution code encoder based on the principle of are given, and the (3,1,2) convolution encoder design, in Quartus Ⅱ VHDL environment, and download the waveform simulation to EPF10K10LC84three to the test and the results show the correctness and rationality of the encoder. Key words: Convolution code encoder QuartusⅡ The simulation VHDL 目 錄 1 前 言 ................................................................................................................ 1 2 卷積編碼器 ........................................................................................................... 1 卷積碼的概述 ................................................................................................ 1 卷積碼編碼的概念 ........................................................................................ 2 卷積編碼 ............................................................................................. 3 卷積碼的樹(shù)狀圖 ................................................................................. 3 卷積碼的網(wǎng)格圖 ................................................................................. 4 3 EDA 技術(shù)以及輔助工具的介紹 .................................................................... 4 EDA 技術(shù)概述 ......................................................................................