【導(dǎo)讀】仿真，得到的仿真波形。實(shí)驗(yàn)結(jié)果表明，與原有的數(shù)控系統(tǒng)的控制電路部分相比采。同時由于EDA技術(shù)中FPGA芯片具有在系統(tǒng)可編程特性，因此該快速計。時器的設(shè)計可像軟件一樣隨時更改。可以了解世界的變化，這一切都是電子技術(shù)發(fā)展的結(jié)果。應(yīng)社會發(fā)展的需要，EDA技術(shù)正是適應(yīng)社會的這一需要而產(chǎn)生的。利用EDA技術(shù)進(jìn)行電子設(shè)計它可以實(shí)現(xiàn)用軟件的方式設(shè)計。硬件；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)低功耗，多功能等特點(diǎn)，成為現(xiàn)代電子設(shè)計發(fā)展的趨勢[1][2][3]。急劇增長，人工設(shè)計數(shù)字系統(tǒng)變得十分困難，必須依靠EDA技術(shù)。術(shù)設(shè)計數(shù)字系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計方法[4]。上，都有描述、劃分、綜合和驗(yàn)證四種類型的工作?；旌鲜褂玫姆椒ㄝ斎搿＞C合和驗(yàn)證則采用EDA軟件平臺自動完成。這樣做極大地簡化了設(shè)計。對工程技術(shù)人員的硬件知識和經(jīng)驗(yàn)要求低。本數(shù)字快速計時器可用于體育比賽，計時精度大。小時，顯示的最長時間為59分秒。高運(yùn)算速度以及高集成度。所得到了廣泛的應(yīng)用。

　　

【正文】 并定義了 C,E， MS1_S,MS10_S,MS100_S， S1S_S,S10_S，MIN1_S,MIN10_S， H， BCD_S 十一個信號作為器件內(nèi)部的連接線。最后利用端口映射語句 PORT MAP（）將控制器、時基分頻器、 計數(shù)器、數(shù)據(jù)選擇器和 BCD 七段譯碼驅(qū)動器連接起來構(gòu)成一個完整的計數(shù)器。（詳細(xì)功能見仿真圖的分析） 4 數(shù)字 快速計時器 的系統(tǒng)仿真及結(jié)果分析 設(shè)計選用 ALTERA 公司的 FPGA 芯片 ACEX1K 系列的 EP1K30TC1443，在開發(fā)軟件 MAX+PLUS2 進(jìn)行輸入、編譯、綜合、仿真，得到的仿真波形。 圖 2 時基分頻模塊的仿真波形圖 結(jié)果分析： 當(dāng)每一個 CLK 的上升沿后， COUNT 輸出加 1，而當(dāng)COUNT 輸出為 9 時， CO 輸出高電平進(jìn)位信號 ,同時 COUNT 變?yōu)?0。 圖 3 控制模塊的仿真波形圖 結(jié)果分析： （ 1）當(dāng)復(fù)位信號 CLR 為高電平時 EN 為低電平；（ 2）當(dāng)復(fù)位信號 CLR 為低電平時信號 SP 高電平時 EN 為高電平，表示 快速計時器 啟動；當(dāng)信號 SP 從低電平變?yōu)楦唠娖綍r EN 變?yōu)榈碗娖剑硎究焖儆嫊r器 暫停；當(dāng)信號 SP 再從低電平變?yōu)楦唠娖綍r EN 變?yōu)楦唠娖剑硎?快速計時器 繼續(xù)。 第 16 頁 〈 共 20 頁 〉 計時電路模塊的仿真 十進(jìn)制計數(shù)器的仿真 圖 4 十進(jìn)制計數(shù)器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時， COUNT10 輸出為 0，即計數(shù)清零，并禁止計數(shù)。（ 2）當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， COUNT10 輸出加 1，而當(dāng) COUNT10輸出為 9 時， CN 輸出高電平進(jìn)位信號。（ 3）當(dāng) EN 為低電平時，計數(shù)器保持原有的計數(shù)“ 7”，當(dāng) EN 為高 電平時繼續(xù)計數(shù)。 六進(jìn)制計數(shù)器的仿真 圖 5 六進(jìn)制計數(shù)器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時， COUNT6 輸出為 0，即計數(shù)清零，并禁止計數(shù)。（ 2）當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， COUNT6 輸出加 1，而當(dāng) COUNT6 輸出為 5 時， CN 輸出高電平進(jìn)位信號。（ 3）當(dāng) EN 為低電平時，計數(shù)器保持原有的計數(shù)“ 0”，當(dāng) EN 為高電平時繼續(xù)計數(shù)。 圖 6 計數(shù)器的仿真波形圖 第 17 頁 〈 共 20 頁 〉 結(jié)果分析： 當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， S_1MS 的值為“ 1”，一直加到“ 9”，再從“ 0”開始；當(dāng) S_1MS從“ 9”變?yōu)椤?0”時， S_10MS 的值加“ 1”。以此類推， S_100MS， S_1S，S_10S， S_1MIN， S_10MIN， HOUR；實(shí)現(xiàn)計數(shù)器的功能。 顯示電路模塊的仿真 數(shù)據(jù)選擇器的仿真 圖 7 數(shù)據(jù)選擇器的仿真波形圖 結(jié)果分析： （ 1）當(dāng) CLR 為高電平， EN 為低電平時， SEG、 OUTBCD輸出為 0。（ 2）當(dāng) CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， 根據(jù)信號 COUNT 的值賦予不同的 OUTBCD 和 SEG 的值。比如說，COUNT 第一次為“ 1”， OUTBCD 輸出“ 1”， SEG 輸出“ FE”； COUNT 第一次為“ 4”， OUTBCD 輸出“ 7”， SEG 輸出“ F7”。 BCD 七段譯碼驅(qū)動器的仿真 圖 8 BCD 七段譯碼驅(qū)動器的仿真波形圖 結(jié)果分析： 此 仿真圖相對簡單，根據(jù)輸入信號 BCD 選擇 LED 的值。比如 BCD 為“ 3”， LED 為“ 79”； BCD 為“ A”， LED 為“ 00”； BCD 為“ 4”， LED 為“ 33”。 數(shù)字 快速計時器 整個系統(tǒng)的仿真 快速計時器 的起始工作狀態(tài) 按下開始鍵 SP， 快速計時器 開始計時 第 18 頁 〈 共 20 頁 〉 圖 9 快速計時器 起始工作狀態(tài)仿真波形圖 快速計時器 的停止工作狀態(tài)， 按下開始鍵 SP， 快速計時器 停止計時 圖 10 快速計時器 停止工作狀態(tài)仿真波形圖 結(jié)果分析：首先， 當(dāng)信號 CLR 為低電平時， 快速計時器 清零；當(dāng)復(fù)位信 號 CLR 為低電平時，如果 SP 從低電平變?yōu)楦唠娖剑?快速計時器啟動開始計時，使能信號從低電平變?yōu)楦唠娖剑?EN 這時 分頻信號 CO 對時鐘信號 CLK 分頻；當(dāng)分頻信號 CO 從低電平變?yōu)楦唠娖綍r， S_1MS 從“ 0”變?yōu)椤?1”， CO 再從低電平變?yōu)楦唠娖綍r， S_1MS 再加“ 1”，一直加到“ 9”；當(dāng) S_1MS 從“ 9”變?yōu)椤?0”時， S_10MS 的值加“ 1”；以此類推，第 19 頁 〈 共 20 頁 〉 實(shí)現(xiàn) 快速計時器 的功能。同時 計時電路產(chǎn)生的計時 BCD 七段譯碼管后，驅(qū)動 LED 數(shù)碼管。計時顯示電路的實(shí)現(xiàn)方案采用掃描顯示，即每次只驅(qū)動一位數(shù)碼管，各位數(shù)據(jù)輪流驅(qū)動對應(yīng)的數(shù)碼管進(jìn)行顯示。 當(dāng) SP 從低 SP 從低電平變?yōu)楦唠娖綍r，使能信號 EN 從高電平變?yōu)榈碗娖剑?快速計時器 停止計時。 5 結(jié) 論 本系統(tǒng)設(shè)計用了現(xiàn)在 EDA 設(shè)計手段，基于 FPGA 采用 VHDL 語言編程實(shí)現(xiàn)數(shù)字 快速計時器 的設(shè)計，運(yùn)用層次化設(shè)計方法，完成各電路模塊的連接。實(shí)驗(yàn)結(jié)果表明，本系統(tǒng)的數(shù)字 快速計時器 設(shè)計很成功。本數(shù)字 快速計時器 可用于體育比賽，計時精度大于 1/100S，計時器能顯示 1/100S的時間，計時器的最長計時時間為 1小時，顯示的最長時間為 59分 秒。系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點(diǎn)，具有一定的實(shí)際意義。 參 考 文 獻(xiàn) [1].潘松等 .EDA 技術(shù)實(shí)用教程 [M].科學(xué)出版社 .2021 年 [2].潘松等 .VHDL 教程 [M].西安電子科技大學(xué)出版社 .2021 年 [3].鄭儉鋒 .VHDL 設(shè)計及實(shí)現(xiàn) [M].電子設(shè)計應(yīng)用 .2021 年 [4].候伯亨 ,顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 [M].西安：西安電子科技大學(xué)出版社 ,1999:3 [5].曾繁泰 ,陳美金 .VHDL 程序設(shè)計 [M].北京：清華大學(xué)出版社 .2021:13 [6].潘松等 .VHDL 實(shí)用教程［ M］ .成都：電子科技大學(xué)出版社 .2021:369,370,371 [7].李景華，杜玉遠(yuǎn) .可編程邏輯器件與 EDA 技術(shù)［ M］ .東北大學(xué)出版社 .2021:42 [8].張昌凡 .可編程邏輯器件及 VHDL 設(shè)計技術(shù)［ M］ .廣州：華南理工大學(xué)出版社 ,2021. [9].曾繁泰 .EDA 工程概論［ M］ .北京：清華大學(xué)出版社， 2021. [10]. heng Yamin. Design of Stopwatch System with Timer Based on QuartusⅡ [J]. Electronic . 第 20 頁 〈 共 20 頁 〉 Stopwatch Design Based on the EDA Technology Huang Chao Wei Abstract: According to EDA technical usage, this text emphasized to discuss the stopwatch design of the adoption EDA technique design, using hardware a description the language VHDL, being developping the software MAX+the PLUS2 carry on an importation and edit and translate,synthesize,imitate really, get of imitate true wave a the result enunciation, with original of the number control the control electric circuit part of the system to pare stopwatch of adopt the EDA technique to make number to control system to have higher credibility,solid hour,high operate the speed and high integration programmable characteristic at the system because of the FPGA chip in the EDA technique in the meantime, so the design of that stopwatch can be like software similar change at any time. Keywords: The stopwatch of design。 EDA。 VHDL