【正文】 系統(tǒng)設計要求 ? 數(shù)字 快速計時器 的計時范圍是 0 秒 到 秒，顯示的最長時間為 59分 59 秒。 與手工設計相比 EDA 技術有如下特點 [7]： ? 采用自頂向下設計方案 ? 應用硬件描述語言（ HDL）描述設計 ? 能夠自動完成仿真和測試 ? 開發(fā)技術的標準化和規(guī)范化 ? 對 工程技術人員的硬件知識和經(jīng)驗要求低 系統(tǒng)設計 意義 快速計時器 由于其計時精確，分辨率高（ 秒），在各種競技場所得到了廣泛的應用。利用 EDA 技術進行電子設計它可以實現(xiàn)用軟件的方式設計硬件；系統(tǒng)可現(xiàn)場編程，在線升級；整個系統(tǒng)低功耗，多功能等特點，成為現(xiàn)代電子設計發(fā)展的趨勢 [1][2][3]。實驗結(jié)果表明，與原有的數(shù)控系統(tǒng)的控制電路部分相比采用 EDA 技術的 快速計時器 使得數(shù)控系統(tǒng)具有更高的可靠性、實時性、高運算速度以及高集成度。在每一層次第 2 頁 〈 共 20 頁 〉 上，都有描述、劃分、綜合和驗證四種類型的工作。與原有的數(shù)控系統(tǒng)的控制電路部分相比采用 EDA 技術的 快速計時器 使得數(shù)控系統(tǒng)具有更高的可靠性、實時性、高運算速度以及高集成度。 ? 具有啟 /停開關，即按一下啟 /停開關，啟動計時器開始計時，再按一下復位開關則停止計時。計時電路產(chǎn)生的計時值經(jīng)過 BCD 七段譯碼管后，驅(qū)動 LED 數(shù)碼管。039。；否則當計數(shù)值COUNT 達到 9 時 COUNT 變?yōu)?0,CO 輸出高電平，作為十進制計數(shù)的進位溢出信號，當計數(shù)值 COUNT 為其它值時輸出低電平。039。 IF SP=39。139。 THEN NEXT_STATE=S3。在上面的第 6 頁 〈 共 20 頁 〉 結(jié)構(gòu)體說明部分，定義了含四個狀態(tài)的數(shù)據(jù)類型 STATES，然后將現(xiàn)態(tài)CURRENT_STATE 和次態(tài) NEXT_STATE 變量的數(shù)據(jù)類型定義為 STATES ，數(shù)據(jù)類型定義為 SIGNAL。 EN: IN STD_LOGIC。)THEN SCOUNT10=0000。 ELSE CN=39。 END ART。 CN:OUT STD_LOGIC。CN=39。039。 程序分析：六進制計數(shù)器的 VHDL 源程序（ ）的功能是：當時鐘信號 CLK、復位信號 CLR或時鐘使能信號 EN中任一信號發(fā)生變化，都將啟動進程語句 PROCESS。 S_10MS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 第 9 頁 〈 共 20 頁 〉 architecture ART OF COUNT IS COMPONENT CDU10 PORT(CLK,CLR,EN:IN STD_LOGIC。 SIGNAL A,B,C,D,E,F,G,H: std_logic。 U8:CDU10 PORT MAP(G,CLR,EN,H,HOUR)。 OUTBCD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 第 11 頁 〈 共 20 頁 〉 PROCESS(CLK) BEGIN IF CLK39。 SEG=11111011。 SEG=10111111。 SEG=00000000。；否則當計數(shù)值COUNT 達到 9 時，輸出高電平，作為十進制計數(shù)的進位溢出信號，當計數(shù)值 COUNT 為其它值時輸出低電平；但如果 測得 EN=‘ 0‘使SCOUNT6 保持原值，即將計數(shù)值向端口輸出： COUNT6=SCOUNT6。END ART。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 CO:OUT STD_LOGIC)。 S_1S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 S_10MIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL MIN1_S,MIN10_S:STD_LOGIC_VECTOR(3 DOWNTO 0)。 CO=C。（詳細功能見仿真圖的分析） 4 數(shù)字 快速計時器 的系統(tǒng)仿真及結(jié)果分析 設計選用 ALTERA 公司的 FPGA 芯片 ACEX1K 系列的 EP1K30TC1443，在開發(fā)軟件 MAX+PLUS2 進行輸入、編譯、綜合、仿真，得到的仿真波形。（ 3）當 EN 為低電平時，計數(shù)器保持原有的計數(shù)“ 0”，當 EN 為高電平時繼續(xù)計數(shù)。 數(shù)字 快速計時器 整個系統(tǒng)的仿真 快速計時器 的起始工作狀態(tài) 按下開始鍵 SP， 快速計時器 開始計時 第 18 頁 〈 共 20 頁 〉 圖 9 快速計時器 起始工作狀態(tài)仿真波形圖 快速計時器 的停止工作狀態(tài)， 按下開始鍵 SP， 快速計時器 停止計時 圖 10 快速計時器 停止工作狀態(tài)仿真波形圖 結(jié)果分析：首先， 當信號 CLR 為低電平時， 快速計時器 清零；當復位信 號 CLR 為低電平時，如果 SP 從低電平變?yōu)楦唠娖剑?快速計時器啟動開始計時，使能信號從低電平變?yōu)楦唠娖剑?EN 這時 分頻信號 CO 對時鐘信號 CLK 分頻；當分頻信號 CO 從低電平變?yōu)楦唠娖綍r， S_1MS 從“ 0”變?yōu)椤?1”， CO 再從低電平變?yōu)楦唠娖綍r， S_1MS 再加“ 1”，一直加到“ 9”；當 S_1MS 從“ 9”變?yōu)椤?0”時， S_10MS 的值加“ 1”；以此類推，第 19 頁 〈 共 20 頁 〉 實現(xiàn) 快速計時器 的功能。 參 考 文 獻 [1].潘松等 .EDA 技術實用教程 [M].科學出版社 .2021 年 [2].潘松等 .VHDL 教程 [M].西安電子科技大學出版社 .2021 年 [3].鄭儉鋒 .VHDL 設計及實現(xiàn) [M].電子設計應用 .2021 年 [4].候伯亨 ,顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設計 [M].西安：西安電子科技大學出版社 ,1999:3 [5].曾繁泰 ,陳美金 .VHDL 程序設計 [M].北京：清華大學出版社 .2021:13 [6].潘松等 .VHDL 實用教程［ M］ .成都：電子科技大學出版社 .2021:369,370,371 [7].李景華，杜玉遠 .可編程邏輯器件與 EDA 技術［ M］ .東北大學出版社 .2021:42 [8].張昌凡 .可編程邏輯器件及 VHDL 設計技術［ M］ .廣州：華南理工大學出版社 ,2021. [9].曾繁泰 .EDA 工程概論［ M］ .北京：清華大學出版社， 2021. [10]. heng Yamin. Design of Stopwatch System with Timer Based on QuartusⅡ [J]. Electronic . 第 20 頁 〈 共 20 頁 〉 Stopwatch Design Based on the EDA Technology Huang Chao Wei Abstract: According to EDA technical usage, this text emphasized to discuss the stopwatch design of the adoption EDA technique design, using hardware a description the language VHDL, being developping the software MAX+the PLUS2 carry on an importation and edit and translate,synthesize,imitate really, get of imitate true wave a the result enunciation, with original of the number control the control electric circuit part of the system to pare stopwatch of adopt the EDA technique to make number to control system to have higher credibility,solid hour,high operate the speed and high integration programmable characteristic at the system because of the FPGA chip in the EDA technique in the meantime, so the design of that stopwatch can be like software similar change at any time. Keywords: The stopwatch of design。 5 結(jié) 論 本