【正文】 6 計數(shù)器的仿真波形圖 第 17 頁 〈 共 20 頁 〉 結果分析： 當 CLR 為低電平， EN 為高電平時，每一個 CLK 的上升沿后， S_1MS 的值為“ 1”，一直加到“ 9”，再從“ 0”開始；當 S_1MS從“ 9”變?yōu)椤?0”時， S_10MS 的值加“ 1”。同時 計時電路產生的計時 BCD 七段譯碼管后，驅動 LED 數(shù)碼管。 EDA。 當 SP 從低 SP 從低電平變?yōu)楦唠娖綍r，使能信號 EN 從高電平變?yōu)榈碗娖剑?快速計時器 停止計時。 顯示電路模塊的仿真 數(shù)據(jù)選擇器的仿真 圖 7 數(shù)據(jù)選擇器的仿真波形圖 結果分析： （ 1）當 CLR 為高電平， EN 為低電平時， SEG、 OUTBCD輸出為 0。 第 16 頁 〈 共 20 頁 〉 計時電路模塊的仿真 十進制計數(shù)器的仿真 圖 4 十進制計數(shù)器的仿真波形圖 結果分析： （ 1）當 CLR 為高電平， EN 為低電平時， COUNT10 輸出為 0，即計數(shù)清零，并禁止計數(shù)。END ART。 BEGIN U0:CTRL PORT MAP(CLR,CLK,SP,E)。 SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 S_10MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_10MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR:IN STD_LOGIC。 END MB。 頂層設計的 VHDL 源程序（ ） library ieee。從而實現(xiàn)數(shù)據(jù)選擇器的功能。 END PROCESS。 WHEN 1000=OUTBCD=S_1MS。 WHEN 0100=OUTBCD=S_10S。 THEN CASE COUNT IS WHEN 0000=OUTBCD=S_1MS。139。 architecture ART OF MULX IS SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1S: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。計數(shù)器由四個十進制計數(shù)器和兩個六進制計數(shù)器構成，其中毫秒位、十毫秒位、秒位和分位采用十進制計數(shù)器，十秒位和十分位采用六進制計數(shù)器。 U3:CDU10 PORT MAP(B,CLR,EN,C,S_100MS)。 END COMPONENT CDU10。 S_10S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。；否則當計數(shù)值 SCOUNT6 達到 5 時，輸出高電平，作為十進制計 數(shù)的進位溢出信號，當計數(shù)值 SCOUNT6 為其它值時輸出低電平；但如果 測得 EN=‘ 0‘使 SCOUNT6 保持原值，即將計數(shù)值向端口輸出： COUNT6=SCOUNT6。 END IF。139。 architecture ART OF CDU6 IS SIGNAL SCOUNT6: std_logic_vector(3 downto 0)。139。139。 ELSIF RISING_EDGE(CLK) THEN IF(EN=39。 END CDU10。039。 END CASE。 END IF。 ELSE NEXT_STATE=S2。 THEN NEXT_STATE=S1。 CONSTANT S2: STD_LOGIC_VECTOR(1 DOWNTO 0):=11。 END PROCESS。 BEGIN PROCESS(CLK) BEGIN IF RISING_EDGE(CLK) THEN IF COUNT=1001 THEN COUNT=0000。 （ 1）控制模塊 計時控制模塊的作用是對計時過程進行控制。 快速計時器 的工作原理與多功能時鐘基本相同，唯一不同的是，由于 快速計時器 的計時時鐘信號，由于其分辨率為 秒，所以整個 快速計時器 的工作時鐘是在 100Hz 的時鐘信號下完成。劃分、綜合和驗證則采用 EDA 軟件平臺自動完成。但是，隨著信息化社會的進一步發(fā)展，傳統(tǒng)的電子技術設計與芯片的制造也就不能適應社會發(fā)展的需要， EDA 技術正是適應社會的這一需要而產生的。 關鍵詞： EDA； VHDL； 快速計時器 設計 1 緒 論 電子技術的發(fā)展推動著社會的發(fā)展，人民從使用收音機到黑白電視機、彩色電視機、數(shù)字電視機到計算機進入千家萬戶，通過 Inter 網(wǎng)可以了解世界的變化，這一切都是電子技術發(fā)展的結果。整個設計過程只有該部分由設計者完成。 快速計時器 由于其計時精確，分辨率高（ 秒），在各種競技場所得到了廣泛的應用。 圖 1 系統(tǒng)的組成框圖 系統(tǒng)設計采用自頂向下的設計方法，系統(tǒng)的整體組裝設計主要由控制模塊、時基分頻模塊、計時模塊和顯示模塊四部分組成。 3 程序 設計 及分析 時基分頻模塊的 VHDL 源程序（ ） architecture ART OF CB10 IS SIGNAL COUNT: std_logic_vector(3 downto 0)。 END IF。 CONSTANT S1: STD_LOGIC_VECTOR(1 DOWNTO 0):=01。139。 THEN NEXT_STATE=S1。 ELSE NEXT_STATE=S2。 END IF。與此同時，啟動組合進程，執(zhí)行“ WHEN S0=EN=39。 COUNT10:out std_logic_vector(3 downto 0))。039。SCOUNT10=SCOUNT10+39。此時如果 CLR 為 ’1’,將對計數(shù)器清零，即復位，這項獨立于 CLK 的，因而稱異步；如果 CLR 為 ’0’,則看是否有時鐘信號的上升沿：如果此時有 CLK 信號，又測得 EN=‘ 1‘，即允許計數(shù)器計數(shù)，此時若計數(shù)值小于 9，即 SCOUNT101001,計數(shù)器將進行正常計數(shù)，即執(zhí)行 SCOUNT10=SCOUNT10+39。 END CDU6。 ELSIF RISING_EDGE(CLK) THEN IF(EN=39。139。139。 S_1S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUNT10:out std_logic_vector(3 downto 0))。 U2:CDU10 PORT MAP(A,CLR,EN,B,S_10MS)。 程序分析： 以上程序是計數(shù)器的頂層 VHDL 描述， 計時器執(zhí)行計時功能，計時的方法是對標準時鐘脈沖計數(shù)。 S_100MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END MULX。 ELSE COUNT=COUNT+39。139。 SEG=11110111。 SEG=01111111。 END IF。根據(jù)信號 COUNT 的值賦予不同的 OUTBCD 和SEG 的值。比如， BCD 為“ 0001”，則 LED 為“ 0110000”。 SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 COMPONENT COUNT PORT(CLK: IN STD_LOGIC。 S_1MIN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 OUTBCD: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_1MS: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL BCD_S:STD_LOGIC_VECTOR(3 DOWNTO 0)。OUTBCD=BCD_S。 圖 3 控制模塊的仿真波形圖 結果分析： （ 1）當復位信號 CLR 為高電平時 EN 為低電平；（ 2）當復位信號 CLR 為低電平時信號 SP 高電平時 EN 為高電平，表示 快速計時器 啟動；當信號 SP 從低電平變?yōu)楦唠娖綍r EN 變?yōu)榈碗娖剑硎究焖儆嫊r器 暫停；當信號 SP 再從低電平變?yōu)楦唠娖綍r EN 變?yōu)楦唠娖剑硎?快速計時器 繼續(xù)。以此類推， S_100MS， S_1S，S_10S， S_1MIN， S_10MIN， HOUR；實現(xiàn)計數(shù)器的功能。計時顯示電路的實現(xiàn)方案采用掃描顯示，即每次只驅動一位數(shù)碼管，各位數(shù)據(jù)輪流驅動對應的數(shù)碼管進行顯示。 VHDL