【正文】 （ 3） 引腳瑣定 以上的仿真測(cè)試正確無(wú)誤，將設(shè)計(jì)編程下載到選定的目標(biāo)器件中進(jìn)行進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。稍大的方塊（含 8 個(gè)小方塊）表示器件中內(nèi)嵌的 RAM 單元 EAB。 資源分配情況如圖 ： 圖 芯片資源編輯窗口 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 31 對(duì)于 EPF10K10LC844，其中共有 216 個(gè)小柱，即邏輯陣列塊 LAB，每個(gè) LAB 有 8個(gè)小方塊，每個(gè)小方塊表示一個(gè)邏輯宏單元（ Logic Cell），因此共有 1728 個(gè) LC（即LE）。信號(hào)的輸入輸出的時(shí)序流程達(dá)到了VHDL 描述的目的。 clk 所選的時(shí)鐘輸入信號(hào)為 50Mhz，在高速的clk 的掃描頻率輸入 情況 下，當(dāng)來(lái)一個(gè)上升沿觸發(fā)， 計(jì)數(shù)器 count12 計(jì)數(shù)器開(kāi)始計(jì)數(shù)，data 在給定的初始地址每次加 1，一直 加到 內(nèi)部信號(hào) count12 為 fe0H 時(shí) ，內(nèi)部信號(hào) Fss 置 1， count12 不為 fe0H， 信號(hào) Fss 為 0，由頂層的 VHDL 硬件描述語(yǔ)言可知， 當(dāng) Fss 為上升沿時(shí)， 從定制的內(nèi)部 ROM 里 取一個(gè) 數(shù)據(jù)送住引腳 Dout 作為信號(hào)輸出。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 30 圖 正弦發(fā)生器仿真波形 根據(jù)頂層文件的 仿真波形 可以從中看出。選擇主菜單“ MAX+plusⅡ ”中的仿真器項(xiàng)“ Simulator”單擊彈出的仿真對(duì)話(huà)框中的“ Start”按鈕。 其中調(diào)用了 （ 2） /③ 節(jié)中構(gòu)成的 ROM 模塊 （ 1） 頂層文件的 仿真波形 按照 （ 4）中的方法分別對(duì) 中的文件進(jìn)行建立文件夾、輸入設(shè)計(jì)項(xiàng)目 VHDL 代碼、存盤(pán)、設(shè)計(jì)項(xiàng)目為當(dāng)前文件夾、選擇目標(biāo)器件、啟動(dòng)編譯、建立仿真波形文件步驟。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 end if。039。 else count12=count12+1。 fss=39。139。 2:process(clk,data) begin if clk39。 end if。139。 begin 1: process(fss) begin if fss39。 signal fss:std_logic。 signal q1:std_logic_vector(5 downto 0)。 q:out std_logic_vector(7 downto 0))。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 dout:out std_logic_vector(7 downto 0))。 entity singt is port( clk: in std_logic。 use 。這表明，通過(guò)仿真，數(shù)據(jù)數(shù)據(jù)列表中取出數(shù)據(jù)符合波形發(fā)生器的需要。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 28 圖 定制的 ROM文件的仿 真波形 在 MAX+plusⅡ 創(chuàng)建內(nèi)部的 ROM 空間，調(diào)入 已 生成的 正弦波數(shù)據(jù) 文本文件， 并對(duì)已定制的 ROM 文件進(jìn)行編譯后仿真，仿真后所得到的波形時(shí)序如上圖所示，當(dāng)來(lái) 一個(gè) 時(shí)鐘信號(hào) 脈沖 inclock 立即從 對(duì)應(yīng)的 輸入信號(hào)address 取出數(shù)據(jù)送往 q 輸出。再選擇主菜單“ MAX+plusⅡ ”中的仿真器項(xiàng)“ Simulator”單擊彈出的仿真對(duì)話(huà)框中的“ Start”按鈕。最后為輸入信號(hào)加上激勵(lì)電平并運(yùn)行仿真器觀(guān)察波形。 然后設(shè)定仿真時(shí)間長(zhǎng)度。將節(jié)點(diǎn)信號(hào)調(diào)入仿真波形編輯器窗中。 波形編輯窗口的上方選擇菜單 引腳“ Node”，在下拉菜單中選擇輸入信號(hào)節(jié)點(diǎn)項(xiàng)“ Enter Nodes form SNF… ”。 圖 確定設(shè)計(jì)文件中的錯(cuò) 誤 功能仿真 實(shí)現(xiàn)時(shí)序仿真步驟如下：首先，選擇菜單 File→ 新建 New，在選擇“ New”對(duì)話(huà)框中的“ Waveform Editer file” 波形仿真選 項(xiàng)，打開(kāi)波形編輯窗口。單擊如圖 所示窗口左下方的“ Locate”錯(cuò)誤定位按鈕，就可以在出現(xiàn)的文本編譯窗口中閃動(dòng)的光標(biāo)附近或上方找到錯(cuò)誤所在。方法是在進(jìn)入編邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 27 輯窗口（圖 ）后 ,選擇 Processing→ Fitter Setting,進(jìn)入如圖 38 所示的窗口，消去最上面的“ Use Quartus Fitter… ”項(xiàng)。選擇 MAX+plusⅡ 菜單 Compiler 命令項(xiàng)，出現(xiàn)編譯窗口后，根據(jù)自己輸入的 VHDL 文本格式選擇 VHDL 文本編輯版本號(hào)。完成器件選擇后，按“ OK”按鈕。選擇菜單 Assign→Device… 選擇器件型號(hào) ，在彈出的對(duì)話(huà)框中的“ Device Family”下拉列表中選擇需要器件 FLEX10K。選擇菜單 File/Project/Set Project to Current File 設(shè)為當(dāng)前文件，當(dāng)前的設(shè)定工程文件 被指定為 ， 可以看到MAX+plusⅡ 主窗口左上方 路徑指向?yàn)?E:\hyq\。 END SYN。 BEGIN q = sub_wire0(7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 lpm_outdata : STRING。 lpm_widthad : NATURAL。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 ENTITY lpm IS 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 25 PORT ( address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 LIBRARY ieee。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 24 圖 定制 LPM_ROM文件 ② 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線(xiàn)寬度為 6，即設(shè)置此 ROM 能儲(chǔ)存 8 位二進(jìn)制數(shù)據(jù)共 64 個(gè)， 通過(guò)在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件路徑和文件名： E:\hyq\lpm_rom2。 (2) LPM_ROM 定制 ① 進(jìn)入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進(jìn)入圖 。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06：233； 07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174；0D： 162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13：87； 14： 75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19；1B： 13； 1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4；23： 8； 24： 13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A：64； 2B： 75； 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31：150； 32： 162； 33： 174； 34： 186； 35： 197； 36： 207； 37： 217；38： 225； 39： 233； 3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E：254； 3F： 255； END； 其中 WIDTH=8，表示數(shù)據(jù)輸出位寬是 8； DEPTH=64，表示共有 64 個(gè) 8 位數(shù)據(jù)點(diǎn)； ADDRESS＿ RADIX=HEX，表示地址信號(hào)用十六進(jìn)制數(shù)表示； DATA＿ RADIX=DEC，表示輸出數(shù)據(jù)是十進(jìn)制數(shù)設(shè)文件名為 ，存盤(pán)路徑 E:\hyq\lpm_rom2\。波形數(shù)據(jù)在FPGA 的時(shí)序控制下 ，經(jīng) DAC0832 進(jìn)行 D/A 轉(zhuǎn)換，實(shí)現(xiàn)將數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)，邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 23 模擬信號(hào)通過(guò)放大，濾波后，可實(shí)現(xiàn)波形的還原。 第 節(jié) 波形發(fā)生器 VHDL 描述 以下將對(duì)正弦波形數(shù)據(jù)建立 、 LPMROM 定制和 正弦信號(hào)發(fā)生器 的詳細(xì)步驟。以下將對(duì)這 方法進(jìn)行詳細(xì)的分析與說(shuō)明生成正弦波的全過(guò)程。表 31為 64 個(gè)采樣點(diǎn)的波形數(shù)據(jù)查找表。兩組波形的 波形參數(shù)都相同：頻率 f=15,幅值 A=1， 由以上兩 個(gè) 波形可以很直觀(guān) 地觀(guān)察波形輸出 與采樣點(diǎn)的關(guān)系 。 利用 MATLAB 軟件編寫(xiě) 正弦 波形查找表程序 ，輸入不同的采樣點(diǎn) 、 幅值 在MATLAB 軟件運(yùn)行環(huán)境下進(jìn)行程序編譯，從而生成波形查找表獲取不同的波形數(shù)據(jù)，下面選用 64個(gè)點(diǎn) 、 幅值為 1 與 1024 個(gè)點(diǎn) 、 幅值為 1的波形進(jìn)行觀(guān)察與對(duì)比。基于 FPGA波形發(fā)生器的 VHDL 的實(shí)現(xiàn)經(jīng)過(guò)以下幾個(gè)過(guò)程，首先利用 MATLAB 軟件編寫(xiě)波形查找表程序生成波形查找表獲得波形數(shù)據(jù)，利用 MAX+plusⅡ 軟件依次 建立波形數(shù)據(jù)文件 存儲(chǔ) 在 FPGA 的 ROM 內(nèi)，再用 VHDL 語(yǔ)言 進(jìn)行頂層文件的描述， 經(jīng)過(guò)編譯、仿真、下 載和測(cè)試即可以得到波形了。在 FPGA 的頂層文件中，計(jì)數(shù)器通過(guò)外來(lái)的控制信號(hào)和高速時(shí)鐘信號(hào)向波形數(shù)據(jù) ROM 發(fā)出地址信號(hào)，輸出波形的頻率由發(fā)出的地址信號(hào)速度決定；固定 頻率掃描出地址時(shí)，輸出波形是固定頻率，而當(dāng)以周期性變 化 方式掃描輸出地址時(shí)，則輸出波形為掃描信號(hào)。當(dāng)本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)。因此監(jiān)控電路必須能夠檢測(cè)一個(gè) 01的跳變信號(hào)。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號(hào)通過(guò)電平觸發(fā)方式在 nRS信號(hào)已經(jīng)被鎖存之后寫(xiě)入。 DATA[7..1]： 數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過(guò) DATA[7..1]與 DATA0輸入器件。 邵陽(yáng)學(xué)院畢業(yè)設(shè)計(jì) （ 論文 ） 20 nCS、 CS：輸入， 片選擇信號(hào)： nCS為低電平且 CS為高電平器件被使能可以進(jìn)行配置，如果只有一個(gè)芯片選擇輸入被使用，那么另外一個(gè)必須被激活，在配置和初始化的過(guò)程中， nCS和 CS管腳必須被處于有效狀態(tài)。 nRS：輸入， 讀選通輸入：對(duì)于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX 10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號(hào)；對(duì)于 FLEX 6000 器件，低電平表示在 DATA引腳 輸出的是 RDYnBSY信號(hào)，如果 nRS 管腳沒(méi)有使用，應(yīng)該被固定連接到高電平。 nCEO：輸出，當(dāng)設(shè)備配置完成后被驅(qū)動(dòng)為低電平。 DCLK：輸入，時(shí)鐘輸入，用于從一個(gè)外部信號(hào)源輸入時(shí)鐘數(shù)據(jù)進(jìn)入器件，在串行異步模式或并行異步模式配置中 , DCLK應(yīng)當(dāng)被拉高，不能懸空。 nCONFIG：輸入，配置控制引腳，由 01的跳變開(kāi)始配置，由 10跳變則復(fù)位器件；當(dāng)設(shè)定本管腳為 0時(shí)，所有 I/O為三態(tài)。）這個(gè)管腳必須通過(guò)一個(gè) 1K電阻上拉到 VCCIO； 如果在配置 過(guò)程中，如有錯(cuò)誤發(fā)生，本管腳被器件拉；如果在配置或初始化過(guò)程中，有一個(gè)外部的信號(hào)源驅(qū)動(dòng)本管腳為低，則器件進(jìn)入一個(gè)錯(cuò)誤的狀態(tài)；在配置或初始化之后，驅(qū)動(dòng)本管腳為低，不會(huì)影響器件。其 I/O 引腳能夠兼容 5V 等接口標(biāo)準(zhǔn)，具體的 IO 引腳與對(duì)應(yīng)的引腳序號(hào)如表 24 所示： 表 24 I/O 引腳對(duì)應(yīng)的引腳序號(hào) 引腳名稱(chēng) 引腳編號(hào) 引腳名稱(chēng) 引腳編號(hào) 引腳名稱(chēng) 引腳編號(hào) 引腳名稱(chēng) 引腳編號(hào) I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX 10K10 主要 由 84 個(gè) 引腳 組成 ， 各 引腳 對(duì)應(yīng)的引腳名 如 圖 所 示 ： 圖 FLEX 10K10芯片 I / O 3 254