【正文】 FPGA 模塊設(shè)計流程如圖 33 所示 圖 33 FPGA 模塊設(shè)計流程 單片機將頻率和相位控制字以 8bit 的寬度并行送進(jìn) FPGA，在選擇信號 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過相位累 加器和8 位的信號數(shù)字 1010 1011 1100 1101 1110 1111 頻率控制字 相位控制字 32 位累加器 32 位寄存器 10 位加法器 10 位寄存器 正弦波 rom 07 位 815 位 1623 位 2432 位 低 8 位 字節(jié) 高 8 位字節(jié) 三角波 rom 鋸齒波 rom 方波 rom 相位加法器后控制 波形存儲器數(shù)據(jù)點的提取步長和起點，即可改變輸出波形的頻率和相位，系統(tǒng)可默認(rèn)輸出正弦波、三角波、方波和鋸齒波 。 28 。如果系統(tǒng)后面不加低通濾波器，則輸出最好的波形對對應(yīng)的頻率字 K=0X01000000= ，即每來一個時鐘脈沖，加到 rom 上的地址就能加一，這樣輸出一個的周期需要 個時鐘脈沖，這時輸出信號的頻率為fout=fclk247。 如果頻率字為 0X00000001,則相位累加器一次加一，完成一次循環(huán)需時鐘周期，則輸出信號的頻率為 ,如果頻率字為 K，則相位累加器一次加K，變化速度為頻率字為 0X0000001 時的 K 倍，則輸出信號的頻率也相應(yīng)地變原來的 K 倍，即 。當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期的動作。寄存器將加法器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋加法器的輸入端，以使加 法器在下一個時鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。 相位累加器由 32位的加法器與 32位的寄存器構(gòu)成。要知道個時間 T 是如何變化的，我們就要好好地看一個相位累加器是如何工作的。 我們知道相位累加器輸出的值一定是要從 0255 連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個的變化的，最多會有幾個 ns 的延時，那么要想改變輸出信號的周期，那么我們只能相位累加器輸出值的變化頻率。到這里輸出波形的相位問題便解決了，系統(tǒng)開始工作后相位累加器輸出的值便從 0255 周期性的連續(xù)變化，這時如果相位字為 0，那么輸出波形的相位即從 0 開 始，如果相位字為一個不為 0 的常數(shù)（ 0 ），那么輸出波形的起始相位即為 。而相位調(diào)制器是一個加法器，它將相位累加器輸出的值和相位字相加，得到 rom 的地址，而相位字是一個 8bit 的常數(shù)，那么要讓輸出的結(jié)果連續(xù)變化，就要求相位累加器的輸出的值從 0255 周期性地連續(xù)變化。到這里我們的波形是有了，現(xiàn)在我們還不更主要的問題沒有解決，那就是輸出波形的頻率 是不是可調(diào)的，輸出波形的相位如何變化。 在正弦 rom 查找表中，存放了一個周期的正弦波，波形的相位從 02 ，將 02 離散化，等間隔取 256 個點，從 0 開始步進(jìn)為 ， rom 中的數(shù)據(jù)的計算公式為 , i 的取值從 0 到 255，這樣相位的步進(jìn)即為 ，而公式 中的 i 也即 rom 的地址，這樣我們就把 rom的地址信號和所存波形的相位建立了對應(yīng)關(guān)系，如果地地址值為 i，那么輸出值為相位 對就的函數(shù)值，如果 rom的地址變化一個周期，則輸出的幅度值也變化一個周期，即輸出一個周期的正弦波，如果地址連續(xù)地變化，則輸出的波形也為連續(xù)的正弦波。 特性 EPF 10K10 EPF 10K20 EPF 10K50 EPF 10K100 EPF 10K250 器件門數(shù) 31000 63000 116000 158000 310000 典型可用門 10000 20210 50000 100000 250000 邏輯單元數(shù) 576 1152 2880 4992 12160 邏輯陣列塊 72 144 360 624 1520 嵌入陣列塊 3 6 10 12 20 總 RAM 位數(shù) 6144 12288 20480 24576 40960 最多 I/O 腳 150 189 310 406 470 表 31 FLEX 10K 系列典型器件的性能對照表 FPGA 設(shè)計流程 圖 32 FPGA 的電路組成框圖 同步寄存器 32位加法器 寄存器 10位加法器 方波rom 正弦波 rom 鋸齒波 rom 三角波 rom 4選1譯碼器 數(shù)模轉(zhuǎn)換器 同步寄存器 Clk 系統(tǒng)時 鐘 相位字輸入 頻率字輸入 相位寄存器 手動控制端 在圖中所示的工作框圖中，相位累加器是 DDS 的核心，由一個 32 位 法器和一個受時鐘控制的 32 位寄存器組成，作用是對頻率控制字進(jìn)行線性累加， 32 位寄存器中的值在時鐘的作用下一次累加一個頻率字。同一封裝形式的 FLEX 10K 系列器件的引 腳相互兼容。 (8).多種封裝形式。 (7).強大的引腳功能。具有快速的、互連延 時可預(yù)測的快速通道連續(xù)分布線結(jié)構(gòu)，具有實現(xiàn)快速加法、計數(shù)、比較等邏輯功能的專用進(jìn)位鏈，具有實現(xiàn)高速、多輸入、邏輯功能的專用級聯(lián)鏈，可實現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬，包括多達(dá)六個全局時鐘信號和四個全局清除信號。時鐘鎖定和時鐘自舉選項分別用于減少時鐘延時 /過沖和時鐘倍頻，器件內(nèi)具有建立數(shù)形分布的低失真時鐘和快速建立從時間、時鐘帶輸出延時的外部寄存器。工作電壓為, 或 。 (3).低功耗。 (2).高密度。 FLEX 10K 系列器件有以下特點： (1).系統(tǒng)集成性。 FLEX 10K 系列器件的容量可達(dá) 25 萬門，能夠高密度、高速度、高性能地將整個數(shù)字系統(tǒng)集成于單個器件中。 FLEX 10K 系列器件是一種嵌入式的 PLD 產(chǎn)品。在 DDS 系統(tǒng)中， FPGA 的主要完成：（ 1）保存頻率字；（ 2）保存相位字；（ 3）構(gòu)成相位累加器，產(chǎn)生波形 RAM 的地址；（ 4）形成波形 RAM。因此，采用 FPGA 來設(shè)計 DDS 系統(tǒng)具有很高的性價比。相比之下， FPGA 的功能完全取決于設(shè)計需求，可以復(fù)雜也可以簡單，而且 FPGA芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。 用 FPGA 設(shè)計 DDS 電路比采用專用 DDS 芯片更為靈活。 FPGA 的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計非常方 便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。 波形發(fā)生器的 FPGA 實現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接 ,隨著整個電路系統(tǒng)運行頻率的升 高 ,采用分離器件構(gòu)建的 DDS 電路有其自身無法克服的缺點 ,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。系統(tǒng)設(shè)計中的實體提供該設(shè)計系統(tǒng)的公共信息，結(jié)構(gòu)體定 義各個模塊內(nèi) 實體說明描述 功 能 定 義 行 為 描 述 數(shù) 據(jù) 流 程 系 統(tǒng) 結(jié) 構(gòu) 設(shè) 計 實 體 結(jié)構(gòu)體 1 結(jié)構(gòu)體 2 設(shè) 計 實 體 結(jié)構(gòu)體描述 的操作特性。設(shè)計實體由關(guān)鍵字 Entity 來標(biāo)識，結(jié) 構(gòu)由 Architecture 來標(biāo)識。 VHDL 程序由兩部分組成：第一部分為實體說明，第二部分為結(jié)構(gòu)體。它可以代表整個電子系統(tǒng)、一塊電路板或一枚芯片，簡單的可以是一個與門電路 ,復(fù)雜的可以是一個微處理器或一個數(shù)字電子系統(tǒng)。 圖 31 VHDL 程序設(shè)計構(gòu)成 VHDL 程序設(shè)計構(gòu)成如圖 31 所示。比如常用的 74 系列芯片， RAM，ROM 控制器， Counter 計數(shù)器等標(biāo)準(zhǔn)模塊。庫有兩種，一種是用戶自行生成的 IP 庫，有些集成電路設(shè)計中心開發(fā)了大量的工程軟件，有不少好的設(shè)計范例，可以重復(fù)引用，所以用戶自行建庫的專業(yè) EDA 公司的重要任務(wù)之一。包集合存放各設(shè)計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。實體說明用于描述設(shè)計系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。一個 VHDL 程序包含實體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個部分。 以硬件描述語言表達(dá)設(shè)計意圖、 FPGA 作為硬件載體、計算機為設(shè)計開發(fā)工具、 EDA 軟件作為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計方法日趨成熟。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 VHDL 主要用于 描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 (3)波形圖輸入：這是在 MAX+PlusⅡ開發(fā)軟件提供 的波形圖編輯器中進(jìn)行的，設(shè)計人員通過編輯輸入和輸出節(jié)點的波形來創(chuàng)建一個波形圖設(shè)計文件，用波形圖來描述所設(shè)計系統(tǒng)的邏輯功能。 這種方法看起來非常直觀 ,易于電路的調(diào)整及觀察。設(shè)計人員可以采用原理圖、硬件描述語言和波形圖等文件，來描述用戶的設(shè)計意圖，實現(xiàn)電子系統(tǒng)的設(shè)計。 MAX+PlusⅡ開發(fā)軟件豐富的圖形界面和完整的、可即使訪問的在線幫助文檔，使設(shè)計人員能夠輕松愉快的學(xué)習(xí)和掌握使用方法，方便地實現(xiàn)設(shè)計目的?；?Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 。基于 Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能。目前有三種基本的 FPGA 編程技術(shù)： SRAM、反熔絲、Flash。因此，F(xiàn)PGA 的使用靈活。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 Altera 公司 FPGA 器件 CycloneII 列的組成主要包括： (1)邏輯數(shù)組，由多個邏輯數(shù)組塊（ Logic Array Blocks， LABs）排列而成，用于實現(xiàn)大部分邏 輯功能；（ 2）在芯片四周分布著可編程的輸入輸出單元（ Input/OutputElements， IOEs），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（ 3）豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機；（ 4）片上的隨機存取塊狀 RAM；（ 5）鎖相環(huán)（ PLL），用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；（ 6）高速的硬件乘法器，有助于實現(xiàn)高性能的 DSP 功能。所以 ,EAB 不僅可以用于內(nèi)存 ,還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。 ALTERA FLEX10K 系列 FPGA 主要由輸入輸出單元 IOE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機組成。單片機可選用常用的如 MCS51 系列、MCS9 系列、 AVR 系列等均可。在 FPGA 實際應(yīng)用中，設(shè)計的保密和設(shè)計的可升級是十分重要的、用單片機來配置 FPG