【導(dǎo)讀】比如電參量的測(cè)量、雷達(dá)、通信、電子對(duì)抗與電子系統(tǒng)、宇航和嚴(yán)控遙測(cè)技。們喻為眾多電子系統(tǒng)的“心臟”。隨著通信、雷達(dá)的不斷發(fā)展，多信號(hào)源的頻率。為了提高信號(hào)源輸出頻率穩(wěn)定度，可以采用晶體振蕩器等方法來(lái)解決。度和精確度的不同頻率。通過(guò)DDS這種方法產(chǎn)生任意波是一種簡(jiǎn)單，低成本的。自80年代以來(lái)各國(guó)都在研制DDS產(chǎn)品，并廣泛應(yīng)用于各個(gè)領(lǐng)域。AD公司的產(chǎn)品比較有代表性。如AD7008、AD9850、AD9851、AD9852、AD9858. 其系統(tǒng)時(shí)鐘頻率從30MHz到300MHz不等，其中的AD9858系統(tǒng)時(shí)鐘更是。而AD9852也可以產(chǎn)生FSK、PSK、線性調(diào)頻以及幅度調(diào)制的信號(hào)。成度高，內(nèi)部都集成了D/A轉(zhuǎn)換器，精度最高可達(dá)12bit。提高了相位累加器的工作頻率，從而使得DDS芯片的輸出頻率可以進(jìn)一步提高。而不是之前型號(hào)的32位，早期的DDS系統(tǒng)使用分離的數(shù)字器件搭接,隨著整個(gè)電路系統(tǒng)運(yùn)。及FPGA的發(fā)展為實(shí)現(xiàn)DDS提供了更好的技術(shù)手段。加上它的靈活性和高可靠性,非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分。

　　

【正文】 微處理器或一個(gè)數(shù)字電子系統(tǒng)。一個(gè)實(shí)體由實(shí)體說(shuō)明和結(jié)構(gòu)體說(shuō)明兩部分組成。 VHDL 程序由兩部分組成：第一部分為實(shí)體說(shuō)明，第二部分為結(jié)構(gòu)體。 VHDL 程序結(jié)構(gòu)更抽象、更基本、更簡(jiǎn)練的表示。設(shè)計(jì)實(shí)體由關(guān)鍵字 Entity 來(lái)標(biāo)識(shí)，結(jié) 構(gòu)由 Architecture 來(lái)標(biāo)識(shí)。一個(gè)電路系統(tǒng)的程序設(shè)計(jì)只有一個(gè)實(shí)體，可以有多個(gè) 結(jié)構(gòu)體。系統(tǒng)設(shè)計(jì)中的實(shí)體提供該設(shè)計(jì)系統(tǒng)的公共信息，結(jié)構(gòu)體定 義各個(gè)模塊內(nèi) 實(shí)體說(shuō)明描述 功 能 定 義 行 為 描 述 數(shù) 據(jù) 流 程 系 統(tǒng) 結(jié) 構(gòu) 設(shè) 計(jì) 實(shí) 體 結(jié)構(gòu)體 1 結(jié)構(gòu)體 2 設(shè) 計(jì) 實(shí) 體 結(jié)構(gòu)體描述 的操作特性。一個(gè)設(shè)計(jì)實(shí)體至少包含一個(gè)結(jié)構(gòu)體或多個(gè)結(jié)構(gòu)體，構(gòu)成一個(gè)電子系 統(tǒng)的設(shè)計(jì)模型。 波形發(fā)生器的 FPGA 實(shí)現(xiàn) 早期的 DDS 系統(tǒng)使用分離的數(shù)字器件搭接 ,隨著整個(gè)電路系統(tǒng)運(yùn)行頻率的升 高 ,采用分離器件構(gòu)建的 DDS 電路有其自身無(wú)法克服的缺點(diǎn) ,主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來(lái)出現(xiàn)的專用 DDS芯片極大的推動(dòng)了 DDS技術(shù)的發(fā)展，但專用 DDS 芯片價(jià)格昂貴，且無(wú)法實(shí)現(xiàn)任意波形輸出，近來(lái) ,CPLD 及 FPGA 的發(fā)展為實(shí)現(xiàn) DDS 提供了更好的技術(shù)手段。 FPGA 的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計(jì)非常方 便 ,并且還大大縮短了系統(tǒng)研制的周期 ,縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲 ,加上它的靈活性和高可靠性 ,非常適合用于實(shí)現(xiàn)波形發(fā)生器的數(shù)字電路部分。 用 FPGA 設(shè)計(jì) DDS 電路比采用專用 DDS 芯片更為靈活。因?yàn)椋灰淖僃PGA 中的 ROM 數(shù)據(jù)， DDS 就可以產(chǎn)生任意波形，因而具有相當(dāng)大的靈活性。相比之下， FPGA 的功能完全取決于設(shè)計(jì)需求，可以復(fù)雜也可以簡(jiǎn)單，而且 FPGA芯片還支持在系統(tǒng)現(xiàn)場(chǎng)升級(jí)，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將 DDS 設(shè)計(jì) 嵌入到 FPGA 芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會(huì)增加多少，而購(gòu)買(mǎi)專用芯片的價(jià)格則是前者的很多倍。因此，采用 FPGA 來(lái)設(shè)計(jì) DDS 系統(tǒng)具有很高的性價(jià)比。 用 FPGA可以非常方便的實(shí)現(xiàn) DDS 系統(tǒng)的數(shù)字電路環(huán)節(jié) ,且可現(xiàn)場(chǎng)編程進(jìn)行電路的修改。在 DDS 系統(tǒng)中， FPGA 的主要完成：（ 1）保存頻率字；（ 2）保存相位字；（ 3）構(gòu)成相位累加器，產(chǎn)生波形 RAM 的地址；（ 4）形成波形 RAM。 芯片的選擇 本設(shè)計(jì) 選擇的 FPGA 芯片是 EPF10K10LC844。 FLEX 10K 系列器件是一種嵌入式的 PLD 產(chǎn)品。 FLEX（可更改邏輯單元陣列）采用可重構(gòu)的 CMOS SRAM 單元，其結(jié)構(gòu)集成了實(shí)現(xiàn)通用多功能門(mén)陣列所需要的全部特性。 FLEX 10K 系列器件的容量可達(dá) 25 萬(wàn)門(mén)，能夠高密度、高速度、高性能地將整個(gè)數(shù)字系統(tǒng)集成于單個(gè)器件中。 FLEX 10K 的內(nèi)部結(jié)構(gòu)包括嵌入式陣列塊（ EAB， Embedded Array Block）、邏輯陣列塊（ LAB， Logic Array Block）、快速通道（ FT,Fast Track）和輸入 /輸出單元（ IOE,I/O Element）四個(gè)部分。 FLEX 10K 系列器件有以下特點(diǎn)： (1).系統(tǒng)集成性。嵌入式可編程邏輯器件提供了集成系統(tǒng)于單個(gè)可編程邏輯器件中的性能。 (2).高密度。提供 1萬(wàn)道 25 萬(wàn)個(gè)可用門(mén)以及具有 6144— 40960 位的內(nèi)部 rom。 (3).低功耗。多種器件在靜態(tài)模式下的電流小于 。工作電壓為, 或 。 (4).高速度。時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)分別用于減少時(shí)鐘延時(shí) /過(guò)沖和時(shí)鐘倍頻，器件內(nèi)具有建立數(shù)形分布的低失真時(shí)鐘和快速建立從時(shí)間、時(shí)鐘帶輸出延時(shí)的外部寄存器。 (5).靈活的互連方式。具有快速的、互連延 時(shí)可預(yù)測(cè)的快速通道連續(xù)分布線結(jié)構(gòu)，具有實(shí)現(xiàn)快速加法、計(jì)數(shù)、比較等邏輯功能的專用進(jìn)位鏈，具有實(shí)現(xiàn)高速、多輸入、邏輯功能的專用級(jí)聯(lián)鏈，可實(shí)現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬，包括多達(dá)六個(gè)全局時(shí)鐘信號(hào)和四個(gè)全局清除信號(hào)。 (6).支持多電壓 I/O接口。 (7).強(qiáng)大的引腳功能。 每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制、漏極開(kāi)路配置選項(xiàng)和可編程輸出壓擺率控制。 (8).多種封裝形式。引腳范圍為 84— 600 個(gè)，封裝形式有 TQFP、 PQFP、BGA 和 PLC 等。同一封裝形式的 FLEX 10K 系列器件的引 腳相互兼容。 表 31列出了 FLEX 10K 系列典型器件的性能對(duì)照。 特性 EPF 10K10 EPF 10K20 EPF 10K50 EPF 10K100 EPF 10K250 器件門(mén)數(shù) 31000 63000 116000 158000 310000 典型可用門(mén) 10000 20210 50000 100000 250000 邏輯單元數(shù) 576 1152 2880 4992 12160 邏輯陣列塊 72 144 360 624 1520 嵌入陣列塊 3 6 10 12 20 總 RAM 位數(shù) 6144 12288 20480 24576 40960 最多 I/O 腳 150 189 310 406 470 表 31 FLEX 10K 系列典型器件的性能對(duì)照表 FPGA 設(shè)計(jì)流程 圖 32 FPGA 的電路組成框圖 同步寄存器 32位加法器 寄存器 10位加法器 方波rom 正弦波 rom 鋸齒波 rom 三角波 rom 4選1譯碼器 數(shù)模轉(zhuǎn)換器 同步寄存器 Clk 系統(tǒng)時(shí) 鐘 相位字輸入 頻率字輸入 相位寄存器 手動(dòng)控制端 在圖中所示的工作框圖中，相位累加器是 DDS 的核心，由一個(gè) 32 位 法器和一個(gè)受時(shí)鐘控制的 32 位寄存器組成，作用是對(duì)頻率控制字進(jìn)行線性累加， 32 位寄存器中的值在時(shí)鐘的作用下一次累加一個(gè)頻率字。然后將寄存器中的高 8 位到相位調(diào)制器與相位字相加后，得到相位值。 在正弦 rom 查找表中，存放了一個(gè)周期的正弦波，波形的相位從 02 ，將 02 離散化，等間隔取 256 個(gè)點(diǎn)，從 0 開(kāi)始步進(jìn)為 ， rom 中的數(shù)據(jù)的計(jì)算公式為 , i 的取值從 0 到 255，這樣相位的步進(jìn)即為 ，而公式 中的 i 也即 rom 的地址，這樣我們就把 rom的地址信號(hào)和所存波形的相位建立了對(duì)應(yīng)關(guān)系，如果地地址值為 i，那么輸出值為相位 對(duì)就的函數(shù)值，如果 rom的地址變化一個(gè)周期，則輸出的幅度值也變化一個(gè)周期，即輸出一個(gè)周期的正弦波，如果地址連續(xù)地變化，則輸出的波形也為連續(xù)的正弦波。當(dāng)然這里說(shuō)到的只是離散的數(shù)字值， rom表輸出的表示信號(hào)幅度的值還必須加到后面的 D/A 后才能變?yōu)槟M信號(hào)，這里的波形才是真正的周期性的正弦波。到這里我們的波形是有了，現(xiàn)在我們還不更主要的問(wèn)題沒(méi)有解決，那就是輸出波形的頻率 是不是可調(diào)的，輸出波形的相位如何變化。 從前面我們知道，要輸出周期性的波形，加到 rom上的地址值必須是從 0255周期性連續(xù)變化的。而相位調(diào)制器是一個(gè)加法器，它將相位累加器輸出的值和相位字相加，得到 rom 的地址，而相位字是一個(gè) 8bit 的常數(shù)，那么要讓輸出的結(jié)果連續(xù)變化，就要求相位累加器的輸出的值從 0255 周期性地連續(xù)變化。相位字的作用就是要控制輸出波形的初始相位。到這里輸出波形的相位問(wèn)題便解決了，系統(tǒng)開(kāi)始工作后相位累加器輸出的值便從 0255 周期性的連續(xù)變化，這時(shí)如果相位字為 0，那么輸出波形的相位即從 0 開(kāi) 始，如果相位字為一個(gè)不為 0 的常數(shù)（ 0 ），那么輸出波形的起始相位即為 。接下來(lái)我們來(lái)解決頻率的問(wèn)題。 我們知道相位累加器輸出的值一定是要從 0255 連續(xù)的周期性變化的，我們還知道后面的電路的輸出值的變化是跟著相位累加器的輸出個(gè)的變化的，最多會(huì)有幾個(gè) ns 的延時(shí)，那么要想改變輸出信號(hào)的周期，那么我們只能相位累加器輸出值的變化頻率。相位累加器的輸出從 0255 變化，而這個(gè)變化一定有個(gè)時(shí)間的問(wèn)題，即從 0255 變 化一個(gè)周期需要多長(zhǎng)的時(shí)間 T，我們可以想到如果這個(gè)時(shí)間很短，那么輸出的波形變化的頻率也一定會(huì)很快，而如何這個(gè)時(shí)間很長(zhǎng)，輸出的波形也要經(jīng)過(guò)很長(zhǎng)的時(shí)間才能變化一個(gè)周期。要知道個(gè)時(shí)間 T 是如何變化的，我們就要好好地看一個(gè)相位累加器是如何工作的。 相位累加器的輸入為一個(gè) 32位的頻率字，和時(shí)鐘。 相位累加器由 32位的加法器與 32位的寄存器構(gòu)成。每來(lái)一個(gè)時(shí)鐘脈沖，加法器將頻率控制字與寄存器輸出的累加相位數(shù)據(jù)相加，再把相加后的結(jié)果送到寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋加法器的輸入端，以使加 法器在下一個(gè)時(shí)鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣，相位累加器在時(shí)鐘的作用下進(jìn)行相位的累加。當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期的動(dòng)作。相位累加器的輸出為 32位，這里取高 8位，作用相位調(diào)制器的輸入。 如果頻率字為 0X00000001,則相位累加器一次加一，完成一次循環(huán)需時(shí)鐘周期，則輸出信號(hào)的頻率為 ,如果頻率字為 K，則相位累加器一次加K，變化速度為頻率字為 0X0000001 時(shí)的 K 倍，則輸出信號(hào)的頻率也相應(yīng)地變?cè)瓉?lái)的 K 倍，即 。到這里我們可以得到一些結(jié)論：輸出信號(hào)的頻率最小值為 ； 頻率字加 1，則輸出信號(hào)的頻率在原有頻率的基礎(chǔ)上增加 ，即輸出頻率的最小步進(jìn)值為 。如果系統(tǒng)后面不加低通濾波器，則輸出最好的波形對(duì)對(duì)應(yīng)的頻率字 K=0X01000000= ，即每來(lái)一個(gè)時(shí)鐘脈沖，加到 rom 上的地址就能加一，這樣輸出一個(gè)的周期需要 個(gè)時(shí)鐘脈沖，這時(shí)輸出信號(hào)的頻率為fout=fclk247。 232*224=fclk247。 28 。 頻率字寄存器用于保存輸入的頻率字，電路開(kāi)始工作后一真保持不變，直到下一個(gè)頻率字的輸入。 FPGA 模塊設(shè)計(jì)流程如圖 33 所示 圖 33 FPGA 模塊設(shè)計(jì)流程 單片機(jī)將頻率和相位控制字以 8bit 的寬度并行送進(jìn) FPGA，在選擇信號(hào) 的作用下分別形成 32bit 的頻率控制字和 10bit 的相位控制字，分別經(jīng)過(guò)相位累 加器和8 位的信號(hào)數(shù)字 1010 1011 1100 1101 1110 1111 頻率控制字 相位控制字 32 位累加器 32 位寄存器 10 位加法器 10 位寄存器 正弦波 rom 07 位 815 位 1623 位 2432 位 低 8 位 字節(jié) 高 8 位字節(jié) 三角波 rom 鋸齒波 rom 方波 rom 相位加法器后控制 波形存儲(chǔ)器數(shù)據(jù)點(diǎn)的提取步長(zhǎng)和起點(diǎn)，即可改變輸出波形的頻率和相位，系統(tǒng)可默認(rèn)輸出正弦波、三角波、方波和鋸齒波 。 32 位加法器（ adder32b）