【正文】 DDS 也有比較明顯的缺點： (1)輸出信號的雜散比較大， (2)輸出信號的帶 寬受到限制。 DDS 輸出雜散比較大這是由于信號合成過程中的相位截斷誤差、 D／ A 轉(zhuǎn)換器的截斷誤差和 D／ A 轉(zhuǎn)換器的非線性造成的。當(dāng)然隨著技術(shù)的發(fā)展這些問題正在逐步的到解決。如通過增長波形 ROM 的長度以減小相位截斷誤差；通過增加波形 ROM 的字長和 D／ A 轉(zhuǎn)換器的精度以減小 D／ A 量化誤差等。 在比較新的 DDS 芯片中普遍都采用了 12bit 的 D／ A 轉(zhuǎn)換器。當(dāng)然一味靠增加波形ROM 的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對DDS 輸出的頻譜做了大量的分析以后，總結(jié)出了誤差的頻域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法：可以通過采樣的方法降低帶內(nèi)誤差功率，可以用隨機(jī)抖動法提高無雜散動態(tài)范圍，在 D／ A 轉(zhuǎn)換器的低位上加擾打破 DDS 輸出的周期性，從而把周期性的雜散分量打散使之均勻化。 專用 DDS 芯片電路 DDS 專用芯片電路廣泛的應(yīng)用于各個領(lǐng) 域。其中以 AD 公司的產(chǎn)品比較有代表性。如 AD700 AD9850、 AD985l、 AD985 AD9858 等。其系統(tǒng)時鐘頻率從 30MHz 到 300MHz 不等，其中的 AD9858 系統(tǒng)時鐘更是達(dá)到了 lGHz。這些芯片還具有調(diào)制功能。如 AD7008 可以產(chǎn)生正交調(diào)制信號，而 AD9852 也可以產(chǎn)生 FSK、 PSK、線性調(diào)頻以及幅度調(diào)制的信號。這些芯片集成度高，內(nèi)部都集成了 D／ A 轉(zhuǎn)換器，精度最高可達(dá) 12bit。同時都采用了一些優(yōu)化設(shè)計來提高性能。如這些芯片中大多采用了流水技術(shù)，通過流水技術(shù)的使用，提高了相位累加器的工作頻 率，從而使得 DDS 芯片的輸出頻率可以進(jìn)一步提高。通過運用流水技術(shù)在保證相位累加器工作頻率的前提下，相位累加器的字長可以設(shè)計得更長，如AD9852 的相位累加器達(dá)到了 48 位，大大提高了輸出信號的頻率分辨率。由于DDS 的周期性，輸出雜散頻譜往往表現(xiàn)為離散譜線，而這些芯片大多采用了隨機(jī)抖動技術(shù)使離散譜線均勻化，從而提高輸出頻譜的無雜散動態(tài)范圍。 AD9850 的結(jié)構(gòu)及功能 AD9850 是 AD 公司采用先進(jìn)的 DDS 技術(shù)， 1996 年推出的高集成度 DDS 頻率合成器，它內(nèi)部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比 較器，能實現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。接上精密時鐘源， AD9850 可產(chǎn)生一個頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。此正弦波可直接用作頻率信號源或轉(zhuǎn)換成方波用作時鐘輸出。 AD9850 接口控制簡單，可以用 8 位并行口或串行口直接輸入頻率、相位等控制數(shù)據(jù)。 32 位頻率控制字，在 125MHz時鐘下，輸出頻率分辨率達(dá) 。先進(jìn)的 CMOS 工藝使 AD9850 不僅性能指標(biāo)一流，而且功耗少，在 ，功耗僅為 155ｍＷ。 3 基于 FPGA 的波形發(fā)生器設(shè)計 現(xiàn)場可編程 門陣列 (FPGA)簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA 采用了邏輯單元數(shù)組 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部 包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ InpuOutput Block）和內(nèi)部聯(lián)機(jī)（ Interconnect）三個部分。 FPGA 的基本特點主要有： (1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 (3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 (4） FPGA 是 ASIC電路中設(shè)計周期最短開發(fā)費用最低、風(fēng)險最小的器件之一。 (5） FPGA 采用高速CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 因此， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 具有靜態(tài)可重復(fù)編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。在 FPGA 實際應(yīng)用中，設(shè)計的保密和設(shè)計的可升級是十分重要的、用單片機(jī)來配置 FPGA 可以很好地解決上述問題。用單片機(jī)配置FPGA 器件時，關(guān)鍵在于產(chǎn)生合適的時序。單片機(jī)可選用常用的如 MCS51 系列、MCS9 系列、 AVR 系列等均可。 ALTERA FLEX10K 系列 FPGA,規(guī)模從一萬門到十萬門 ,可提供 720～ 5392 個觸發(fā)器及 6144～ 24576 位 RAM,提供 30ns、 40ns 及 50ns 等幾個速率等級 ,可適應(yīng)18～ 105MHz 的信號處理速率。 ALTERA FLEX10K 系列 FPGA 主要由輸入輸出單元 IOE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機(jī)組成。 EAB 是在輸入和輸出埠加有寄存器的 RAM 塊 ,其容量可靈活變化。所以 ,EAB 不僅可以用于內(nèi)存 ,還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。當(dāng)用于 RAM時 ,EAB 可配制成多種形式的字寬和容量。 Altera 公司 FPGA 器件 CycloneII 列的組成主要包括： (1)邏輯數(shù)組，由多個邏輯數(shù)組塊（ Logic Array Blocks， LABs）排列而成，用于實現(xiàn)大部分邏 輯功能；（ 2）在芯片四周分布著可編程的輸入輸出單元（ Input/OutputElements， IOEs），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（ 3）豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)；（ 4）片上的隨機(jī)存取塊狀 RAM；（ 5）鎖相環(huán)（ PLL），用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；（ 6）高速的硬件乘法器，有助于實現(xiàn)高性能的 DSP 功能。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用靈活。 FPGA 的編程技術(shù)。目前有三種基本的 FPGA 編程技術(shù)： SRAM、反熔絲、Flash。其中， SRAM 是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快 且具有可重編程能力，而反熔絲 FPGA 只具有一次可編程（ One Time Programmable，OTP）能力?；?Flash 的 FPGA 是 FPGA 領(lǐng)域比較新的技術(shù)，也能提供可重編程功能?；?SRAM 的 FPGA 器件經(jīng)常帶來一些其它的成本，包括：啟動 PROMS支持安全和保密應(yīng)用的備用電池等等?；?Flash 和反熔絲的 FPGA 沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本 。 MAX+PlusⅡ開發(fā)軟件和 VHDL 硬件描述 語言 MAX+PlusⅡ開發(fā)軟件簡介 MAX+PlusⅡ開發(fā)軟件是 美國 Altera 公司自行設(shè)計的第三代可編程邏輯器件的 EDA 開發(fā)工具，它是一種與器件結(jié)構(gòu)無關(guān)的集成設(shè)計環(huán)境，提供了靈活和高效的界面，允許設(shè)計人員選擇各種設(shè)計輸入方法和工具，能夠支持 Altera公司的 MAX、 Classic、 FLEX 及 ACEX 系列的 PLD 器件。 MAX+PlusⅡ開發(fā)軟件豐富的圖形界面和完整的、可即使訪問的在線幫助文檔，使設(shè)計人員能夠輕松愉快的學(xué)習(xí)和掌握使用方法，方便地實現(xiàn)設(shè)計目的。 MAX+PlusⅡ開發(fā)軟件支持多種設(shè)計文件的輸入，所能接受的設(shè)計文件包括原理圖設(shè)計文件，硬件描述語言設(shè)計文件，波形 圖設(shè)計文件，以及第三方 EDA工具提供的 EDIF 文件等。設(shè)計人員可以采用原理圖、硬件描述語言和波形圖等文件，來描述用戶的設(shè)計意圖，實現(xiàn)電子系統(tǒng)的設(shè)計。以下介紹三種輸入方法： (1)原理圖輸入 : 這是一種最直觀的輸入方法 ，是通過繪制原理圖來描述用戶所設(shè)計的系統(tǒng)。 這種方法看起來非常直觀 ,易于電路的調(diào)整及觀察。 (2)硬件描述語言輸入：這是通過 MAX+PlusⅡ開發(fā)軟件中的文本編輯器進(jìn)行的，它支持 AHDL、 VHDL、和 Verilog HDL 等多種硬件描述語言。 (3)波形圖輸入：這是在 MAX+PlusⅡ開發(fā)軟件提供 的波形圖編輯器中進(jìn)行的，設(shè)計人員通過編輯輸入和輸出節(jié)點的波形來創(chuàng)建一個波形圖設(shè)計文件，用波形圖來描述所設(shè)計系統(tǒng)的邏輯功能。 VHDL 硬件 描述 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言，目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計。 VHDL 主要用于 描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本特點。 以硬件描述語言表達(dá)設(shè)計意圖、 FPGA 作為硬件載體、計算機(jī)為設(shè)計開發(fā)工具、 EDA 軟件作為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計方法日趨成熟。 VHDL 語言的程序結(jié)構(gòu)。一個 VHDL 程序包含實體（ Entity）、結(jié)構(gòu)體（ Architecture）、配置（ Configuration）、包集合（ Package）、庫（ Library） 5 個部分。 其實實體是一個 VHDL 程序的基本單元，由實體說明和結(jié)構(gòu)體兩部分組成。實體說明用于描述設(shè)計系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。配置用于從庫中選取所需單元來組成系統(tǒng)設(shè)計的不同規(guī)格的不同版本，使被設(shè)計系統(tǒng)的功能發(fā)生變化。包集合存放各設(shè)計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。 庫用于存 放已編譯的實體、結(jié)構(gòu)體、包集合、配置。庫有兩種，一種是用戶自行生成的 IP 庫，有些集成電路設(shè)計中心開發(fā)了大量的工程軟件，有不少好的設(shè)計范例，可以重復(fù)引用，所以用戶自行建庫的專業(yè) EDA 公司的重要任務(wù)之一。另一類是 PLD， ASIC 芯片制造商提供的庫。比如常用的 74 系列芯片， RAM，ROM 控制器， Counter 計數(shù)器等標(biāo)準(zhǔn)模塊。用戶可以直接引用，而不必從頭編寫。 圖 31 VHDL 程序設(shè)計構(gòu)成 VHDL 程序設(shè)計構(gòu)成如圖 31 所示。 設(shè)計實體是 VHDL 程序的基本單元，是最重要的電子系統(tǒng)抽象。它可以代表整個電子系統(tǒng)、一塊電路板或一枚芯片，簡單的可以是一個與門電路 ,復(fù)雜的可以是一個