【正文】 測(cè)試和實(shí)驗(yàn)過(guò)程中不可缺少的工具，在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) I 基于 FPGA 的函數(shù)信號(hào)發(fā)生器設(shè)計(jì) 摘要 函數(shù)信號(hào)發(fā)生器是各種測(cè)試和實(shí)驗(yàn)過(guò)程中不可缺少的工具 ， 在通信、測(cè)量、雷達(dá)、控制、教學(xué)等領(lǐng)域應(yīng)用十分廣泛。 關(guān)鍵詞 函數(shù)信號(hào)發(fā)生器；直接數(shù)字頻率合成； 現(xiàn)場(chǎng)可編程門(mén)陣列 ； Verilog HDL 徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) II Abstract Function Generator is an indispensable tool in a process of various tests and experiments. It is widely used in munication, measurement, radar, control, teaching and other fields. W ith the development of China39。函數(shù)波形發(fā)生器具有連續(xù)的相位變換和頻率穩(wěn)定性等優(yōu)點(diǎn)，不僅可以模擬各種復(fù)雜信號(hào)，還可對(duì)頻率、幅值、相移、波形進(jìn)行動(dòng)態(tài)及時(shí)的控制，并能夠與其它儀器進(jìn)行通訊，組成自動(dòng)測(cè) 試系統(tǒng)，因此被廣泛用于自動(dòng)控制系統(tǒng)、振動(dòng)激勵(lì)、通訊和儀器儀表領(lǐng)域。不久以后， Analogic 公司推出了型 號(hào)為 Data2020 的多波形合成器， Lecroy 公司生產(chǎn)的型號(hào)為 9100 的任意波形發(fā)生器等。同時(shí)可以利用一種強(qiáng)有力的數(shù)學(xué)方程輸入方式，復(fù)雜的波形可以由幾個(gè)比較簡(jiǎn)單的公式復(fù)合成 v=f(t)形式的波形方程的數(shù)學(xué)表達(dá)式產(chǎn)生。不過(guò)現(xiàn)在新的臺(tái)式儀器的形態(tài)，和幾年前的己有很大的不同。 利用硬件編程語(yǔ)言設(shè)計(jì)乘法器，實(shí)現(xiàn)波形的幅度調(diào)制功能。 DMA 方式輸出信號(hào)，可以大大提高信號(hào)的數(shù)據(jù)輸出速率。但其取樣時(shí)頻率較高，對(duì)硬件 的要求也較高，而且常需多級(jí)分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。頻率合成理論 早在 30年代就開(kāi)始提出，迄今為止已有 70 年的發(fā)展歷史。而且頻率范圍越寬，寄生分量也就越多。它在無(wú)線電技術(shù)的各個(gè)領(lǐng)域得到了很廣泛的應(yīng)用。 頻率合成器主要指標(biāo) 信號(hào)源的一個(gè)重要指標(biāo)就是能輸出頻率準(zhǔn)確可調(diào)的所需信號(hào)。 ：頻譜純度以雜散分量和相位噪聲來(lái)衡量，雜散分量為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過(guò)程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。 DDS 直接從“相位”的概念出發(fā)進(jìn)行頻率合成。 相位累加器利用 Nbit 二進(jìn)制加法器的溢出特性來(lái)模擬理想正弦波的 2? 相位周期。再由 D/A 完成數(shù)字抽樣信號(hào)到連續(xù)時(shí)域信號(hào)的轉(zhuǎn)換， D/A 輸出的臺(tái)階信號(hào)再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號(hào)波形。當(dāng)然隨著技術(shù)的發(fā)展，這些問(wèn)題正在逐步得到解決。 FPGA 采用了邏輯單元數(shù)組 LCA(Logic Cell Array)這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB(Configurable Logic Block)、輸出 /輸入模塊 IOB(InputBlock.、 OutputBlock)和內(nèi)部聯(lián)機(jī) (Interconnect)三個(gè)部分 ， 如圖 26 所示 。 FPGA 具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在線系統(tǒng)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過(guò)編程來(lái)修改。 Altera 公司 FPGA 器件 CycloneII系列的組成主要包括： (l)邏輯 數(shù)組，由多個(gè)邏輯數(shù)組塊 (Logic Array Blocks， LABs)排列而成，用于實(shí)現(xiàn)大部分邏輯功能； (2)在芯片四周分布著可編程的輸入輸出單元 (InPut/OutPut Elements， IOEs)，提供封裝引腳與內(nèi)部邏輯之間的連接接口； (3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機(jī)； (4)片上的隨機(jī)存取塊狀 RAM； (5)鎖相環(huán) (PLL)，用于時(shí)鐘的鎖定與同步、能夠?qū)崿F(xiàn)時(shí)鐘的倍頻和分頻； (6)高速的硬件乘法器，有助于實(shí)現(xiàn)高性能的 DSP 功能。因此， FPGA 的使用靈活。基于 SRAM 編程方式的 FPGA 器件多采用主徐州工程學(xué)院畢業(yè)設(shè)計(jì) (論文 ) 11 動(dòng)方式配置，每次重新上電后， FPGA 器件可以控制專用的串行配置存儲(chǔ)器件對(duì)其進(jìn)行配置。 。由于 Verilog HDL 既是機(jī)器可讀的語(yǔ)言也是人類可讀的語(yǔ)言，因此它支持硬件設(shè)計(jì)的開(kāi)發(fā)、驗(yàn)證、綜合和測(cè)試；硬件數(shù)據(jù)之間的通信；硬件的設(shè)計(jì)、維護(hù)和修改。模塊的功能描述可以是結(jié)構(gòu)級(jí)的、行為級(jí)的、也可以是結(jié)構(gòu)級(jí)和行為級(jí)的混合。 ：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。然后，利用 Quartus II 工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 ：包括分析和綜合器件、輔助工具和 RTL 查看器等工具。 、名稱和頂層實(shí)體。確認(rèn)無(wú)誤后，單擊 Finish 按鈕，結(jié)束新建工程向?qū)?，如圖 32 所示。選擇 File→ Create/Update→ Create Symbol Files For Current File，例如圖 33 所示的是一個(gè)由 Verilog 源程序生成的乘法器。后來(lái)出現(xiàn)的專用 DDS 芯片極大的推動(dòng)了 DDS 技術(shù)的發(fā)展，但專用 DDS 芯片價(jià)格昂貴，且無(wú)法實(shí)現(xiàn)任意波形輸出。因此，采用 FPGA 來(lái)設(shè)計(jì) DDS 系統(tǒng)具有很高的性價(jià)比。 本系統(tǒng)由 FPGA 芯片、鍵盤(pán)、數(shù) 碼管、數(shù)模轉(zhuǎn)換以及低通濾波和后級(jí)放大電路組成。 DDS 模塊中的由一個(gè) 32 位的加法器和一個(gè)相位寄存器構(gòu)成，加法器以頻率控制字 K 作為步長(zhǎng)進(jìn)行加法運(yùn)算，和滿時(shí)清零，重新進(jìn)行計(jì)算。 系統(tǒng)整體原理圖如圖 39 所示。 Set_fudu[2..0]：調(diào)幅信號(hào)，實(shí)現(xiàn)波形的幅度調(diào)節(jié)。 DATA[31..0]：頻率控制字輸出，送入 DDS 模塊，確定輸出波形頻率。 end reg_fcw 。 entity reg_fcw is port ( Host Side clk:IN STD_LOGIC。該模塊的結(jié)構(gòu)框圖如圖 41 所示。 輸入信號(hào)端口說(shuō)明如下： clk：時(shí)鐘信號(hào)，為系統(tǒng)提供 50MHZ 的時(shí)鐘信號(hào)。本設(shè)計(jì)是在同步時(shí)鐘 clk 信號(hào)下協(xié)調(diào)工作的。本系統(tǒng)主要實(shí)現(xiàn)數(shù)字電路部分的設(shè)計(jì)。方波以 DDS 相位累加器的溢出信號(hào)為輸入，計(jì)算得出其基本波形。 用 FPGA 設(shè)計(jì) DDS 電路比采用專用 DDS 芯片更為靈活。 圖 34 Symbol 對(duì)話框 設(shè)計(jì) Vector Waveform File ，選擇 File→ New→ Others 打開(kāi)對(duì)話框，選擇 Vector Waveform File，新建波形文件。編譯器首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述 中提取信息，包括每個(gè)低層次文件中的錯(cuò)誤信息，供設(shè)計(jì)者排除，然后將這些層次構(gòu)建產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有的文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效的處理。 Altera 器件系列。 件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式。 。 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的 后續(xù)模塊。 ：需要利用在布局布 線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 PLI/VPI 是一些例程的集合，它使得外部函數(shù)能夠訪問(wèn)包含在 Verilog HDL 描述內(nèi)部的信息，推動(dòng)了與仿真之間的動(dòng)態(tài)交互。從本質(zhì)上講， Verilog 所具有的混合抽象層次由兩種數(shù)據(jù)類型所提供，這兩種數(shù)據(jù)類型是線網(wǎng)（ ）和變量（ variable）。 。 使用 FPGA 器件進(jìn)行開(kāi)發(fā)的優(yōu)點(diǎn) 使用 FPGA 器件設(shè)計(jì)數(shù)字電路，不僅可以簡(jiǎn)化設(shè)計(jì)過(guò)程，而且可以降低整個(gè)系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。基于 SRAM 的 FPGA 器件經(jīng)常帶來(lái)一些其他的成本，包括：?jiǎn)?dòng) PROMS 支持安全和保密應(yīng)用的備用電池等等。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 CycloneII 系列 FPGA 主要由輸入輸出單元 IOE、掩埋數(shù)組 EAB、邏輯數(shù)組 LAB 及內(nèi)部聯(lián)機(jī)組成。通過(guò)編程可將 I/O 引腳設(shè)置成輸入、輸出和雙向等不同的功能， I/OB 分布在芯片的四周。已有研究在對(duì) DDS 輸 出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析 DDS 頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。 因 DDS 輸出信號(hào)是對(duì)正弦波的抽樣合成的，所以應(yīng)滿足 Niqust 定理要求，即/2DDS cff? ，也就是要求 12NK ?? ，根據(jù)頻譜性能要求，一般取 cff? 。這樣，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出 的信號(hào)頻率。從而使輸出結(jié)果每一個(gè)時(shí)鐘周期遞增 K。頻率合成器的主要指標(biāo)如下： (fmin~fmax)：指的是輸出的最小頻率和最大頻率之間的變化范圍。 這種技術(shù)是用數(shù)字計(jì)算機(jī)和數(shù)模 變換器來(lái)產(chǎn)生信號(hào)，完成直接數(shù)字頻率合成的辦法或者是用計(jì)算機(jī)求解一個(gè)數(shù)字遞推關(guān)系式，或者是查閱表格上所存儲(chǔ)的波形值。鎖相環(huán)路 (PLL)是一個(gè)能夠跟蹤輸入信號(hào)相位的閉環(huán)自動(dòng)控制系統(tǒng)。它利用混頻器、倍頻器、分頻器與帶通濾波器來(lái)完成四則運(yùn)算。更主要的是，可以將微處理器從信號(hào)輸出的負(fù)擔(dān)中解脫出來(lái)。原理框圖如圖 21 所示。這種方式具有電路簡(jiǎn)單、實(shí)現(xiàn)方便等特點(diǎn)。經(jīng)過(guò)將近 30 年的發(fā)展，伴隨著電子元器件、電路 、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高，其變得操作越來(lái)越簡(jiǎn)單，而輸出波形的能力越來(lái)越強(qiáng)。目前，波形發(fā)生器由獨(dú)立的臺(tái)式儀器和適用于個(gè)人計(jì)算機(jī)的插卡以及新近開(kāi)發(fā)的 VXI 模塊。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快。 在 70 年代后，微處理器的出現(xiàn)，可以利用處理器、 A/D 和 D/A，硬件和軟件使波形發(fā)生器的功能擴(kuò)大，產(chǎn)生更加復(fù)雜的波形。隨著我國(guó)經(jīng)濟(jì)和科技的發(fā)展，對(duì)相應(yīng)的測(cè)試儀器和測(cè)試手段也提出了更高的要求，信號(hào)發(fā)生器己成為測(cè)試儀器中至關(guān)重要的一類，因此開(kāi)發(fā)信號(hào)發(fā)生器具有重大意義。在對(duì)直接數(shù)字頻率合成（ DDS）技術(shù)充分了解后，本文選擇以Altera 公司生產(chǎn)的 FPGA 芯片為核心，以硬件描述語(yǔ)言 Verilog HDL 為開(kāi)發(fā)語(yǔ)言，設(shè)計(jì)實(shí)現(xiàn)了可以產(chǎn)生任意波形（以正弦波為例）和固定波形的（以方波和鋸齒波為例）的函數(shù)信號(hào)發(fā)生器。文中詳細(xì)闡述了直接數(shù)字頻率合成（ DDS）、波形產(chǎn)生以及調(diào)幅模塊的設(shè)計(jì)，并給出了相應(yīng)的仿真結(jié)果。傳統(tǒng)的信號(hào)發(fā)生器大多采用專用芯片或單片機(jī)或模 擬電路，成本高或控制方式不靈活或波形種類較少等不能滿足要求。這時(shí)期的波形發(fā)生器多以軟件為主，實(shí)質(zhì)是采用微處理器對(duì) DAC 的程序控制，就可以得到各種簡(jiǎn)單的波形。 .近幾年來(lái)，國(guó)際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個(gè)方面： 率很低應(yīng)用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來(lái)越廣的領(lǐng)域。由于 VXI 總線的逐漸成熟和對(duì)測(cè)量?jī)x器的高要求，在很多領(lǐng)域需要使用 VXI 系統(tǒng)測(cè)量產(chǎn)生復(fù)雜的波形， VXI 的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開(kāi)發(fā) VXI 模塊的周期長(zhǎng)，而且需要專門(mén)的 VXI 機(jī)箱的配套使用，使得波形發(fā)生器 VXI 模塊僅限于航空、軍事及國(guó)防等大型領(lǐng)域。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。但數(shù)據(jù)輸出定時(shí)不準(zhǔn)確，會(huì)影響信號(hào)的頻率和相位。 可 變 時(shí) 鐘 源 計(jì) 數(shù) 器 波 形 存 儲(chǔ) 器 D / A 轉(zhuǎn) 換 器 低 通 濾 波 器 圖 21 可變時(shí)鐘計(jì)數(shù)器尋址的任意波形發(fā)生器 圖中的計(jì)數(shù)器實(shí)際上是一個(gè)地址發(fā)生器，計(jì)數(shù)器的觸發(fā)時(shí)鐘脈沖由一個(gè)頻率可以控制的頻率發(fā)生器產(chǎn)生，通過(guò)改變頻率發(fā)生器的頻率設(shè)置值，實(shí)現(xiàn)調(diào)整計(jì)數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。如圖22 為其工作流程圖。直接頻率合成能實(shí)現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。早在 1932 年 DeBellescize提出的同步檢波理論中首次公布發(fā)表了對(duì)鎖相環(huán)路的描述。目前用的最多的是查表法。 ：指的是輸出頻率在一定時(shí)間間 隔內(nèi)和標(biāo)準(zhǔn)頻率偏差的數(shù)值，它分長(zhǎng)期、短期和瞬時(shí)穩(wěn)定度三種。這里 N 為相位累加器的字長(zhǎng)， K 稱為頻率控制字。 DDS 的核心就是相位累加器，利用它來(lái)產(chǎn)生信號(hào)遞增的相位信息，整個(gè) DDS 系統(tǒng)在統(tǒng)一的參考時(shí)鐘下工作，每個(gè)時(shí)鐘周期相位累加器作加法運(yùn)算一次。 當(dāng) DDS 相位累加器采用 32 位字長(zhǎng)，時(shí)鐘頻率為 50MHz 時(shí)，它的輸出頻率間隔可達(dá)到 6 3 2/ 2 5 0 1 0 / 2 1 6 . 7ND D S cf f m V? ? ? ? ?。 DDS 頻率合成器優(yōu)缺點(diǎn) DDS 頻率合成器具有以下優(yōu)點(diǎn)： (1)頻率分辨率高，輸出頻點(diǎn)多，可達(dá) 2N 個(gè)頻點(diǎn) (假設(shè)DDS 相位累加器的字長(zhǎng)是 N)； (2)頻率切換速度快，可達(dá) us 量級(jí)； (3)頻率切換時(shí)相位連續(xù)；(4)可以輸出寬帶正交信號(hào)； (5)輸出相位