【文章內(nèi)容簡介】 個反饋電阻接在運(yùn)算放大器的輸出端和輸入端之間。(5) VREF ：參考電壓輸入端，此端可接一個正電壓，也可接一個負(fù)電壓，它決定 0 至 255 的數(shù)字量轉(zhuǎn)化出來的模擬量電壓值的幅度，V REF范圍為(10～+10)V。V REF端與 D/A 內(nèi)部 T 形電阻網(wǎng)絡(luò)相連。(6) Vcc ：芯片供電電壓，范圍為(+5～+15)V。(7) AGND ：模擬量地，即模擬電路接地端。(8) DGND ：數(shù)字量地。圖 為 FPGA 和 DAC0832 直通方式輸出連接圖，運(yùn)放輸出電路輸出電壓為 UOUT=(D/256)*VREF。 圖 FPGA 和 DAC0832 直通方式輸出連接圖7 低通濾波、幅度調(diào)節(jié)和峰值保持電路 從圖 中可見，此部分電路主要有集成運(yùn)算放大器電路構(gòu)成，可分三節(jié)電路分析：第一節(jié)是低通濾波電路，濾波效果可通過開關(guān) S1 進(jìn)行切換；第二節(jié)是電路幅度調(diào)節(jié)電路，輸出幅度的大小可由電位器 PR1 進(jìn)行調(diào)節(jié)，信號輸出有直接輸出和電容耦合輸出兩種；第三節(jié)是峰值保持電路（PKD） ，通過這個電路能有效地把輸出信號的幅值保持下來，以便 A/D 轉(zhuǎn)換。 A/D 轉(zhuǎn)換器ADC0804 是一個早期的 A/D 轉(zhuǎn)換器，因其價格低廉而在要求不高的場合得到廣泛應(yīng)用。ADC0804 是一個 8 位、單通道、低價格 A/D 轉(zhuǎn)換器，主要特點是：模數(shù)轉(zhuǎn)換時間大約100us；方便的 TTL 或 CMOS 標(biāo)準(zhǔn)接口；可以滿足差分電壓輸入；具有參考電壓輸入端；內(nèi)含時鐘發(fā)生器；單電源工作時（0V～5V）輸入信號電壓范圍是 0V～5V；不需要調(diào)零，等等。ADC0804 是一個 20 引腳的芯片，引腳排列如圖 示。所有引腳定義如下：:片選信號。低電平有效，高電平時芯片不工作，CS:外部讀數(shù)據(jù)控制信號。此信號低電平時 ADC0804 把 RD已轉(zhuǎn)換的數(shù)據(jù)加載到 DB 口。 :外部寫數(shù)據(jù)控制信號。此信號的上升沿可以啟動 ADC0804 的 A/D 轉(zhuǎn)換過程。WCLK IN:時鐘輸入引腳。ADC0804 使用 RC 振蕩器作為 A/D 時鐘，CLK IN 是振動器的輸入端。:轉(zhuǎn)換結(jié)束輸出信號。ADC0804 完成一次 A/D 轉(zhuǎn)換后，此引腳輸出一個低脈沖。對單片機(jī)INTR可以稱為中斷觸發(fā)信號。Vin(+):輸入信號電壓的正極。Vin():輸入信號電壓的負(fù)極?？梢赃B接到電源地。A GND:模擬電源的地線。V /2:參考電源輸入端。參考電源取輸入信號電壓（最大值）的二分之一。例如輸入信號電REF圖 低通濾波、幅度調(diào)節(jié)和峰值保持電路圖 ADC0804 引腳排列8 主程序流程圖壓是 0V～5V 時，參考電源取 ；輸入信號電壓是 0V～4V 時，參考電源取 。D GND:數(shù)字電源的地線。DB8～DB0:數(shù)字信號輸出口，連接單片機(jī)的數(shù)據(jù)總線。CLK R:時鐘輸入端。Vcc:5V 電源引腳。模數(shù)轉(zhuǎn)換器 ADC0804 的工作分為三個過程：①復(fù)位中斷觸發(fā)信號信號表明 ADC0804 轉(zhuǎn)換已經(jīng)結(jié)束，它提示單片機(jī)隨時可以讀取轉(zhuǎn)換結(jié)果，是 ADC0804 的一個輸出信號。一般情況下，啟動 A/D 轉(zhuǎn)換前應(yīng)該復(fù)位這個信號，以等待新的轉(zhuǎn)換完成后 ADC0804 發(fā)出新的信號，這樣才可以讀到新的轉(zhuǎn)換結(jié)果。復(fù)位信號的時序如圖 中的圖 A，在實現(xiàn)片選（ ＝0）的前提下，使用一個讀信號的下降沿就可以復(fù)位信號。CS②啟動 ADC0804 的 A/D 轉(zhuǎn)換ADC0804 中的 A/D 轉(zhuǎn)換器在滿足一定條件時開始一個轉(zhuǎn)換過程，這個條件就是：在實現(xiàn)片選為低電平的前提下，引腳上出現(xiàn)的一個上升沿。啟動 A/D 轉(zhuǎn)換的時序如圖 中的圖 B，實現(xiàn)片選以后，使用一個寫信號就可以啟動一個轉(zhuǎn)換過程。③讀取轉(zhuǎn)換結(jié)果在 A/D 轉(zhuǎn)換結(jié)束以后，ADC0804 的引腳將給出一個低脈沖，如果檢測到這個低脈沖,便可以讀取 ADC0804 的轉(zhuǎn)換結(jié)果。3 軟件設(shè)計本設(shè)計的軟件部分是運(yùn)用 NiosII IDE 開發(fā)軟件和 C 語言來對 NiosII 核進(jìn)行編程，用 Quartus II 軟件來進(jìn)行數(shù)字電路模塊的設(shè)計，用 VHDL、VerilogHDL 語言來編寫程序。 C 語言程序設(shè)計C 語言程序設(shè)計流程圖如圖 所示。 VHDL、VerilogHDL 語言程序設(shè)計用 VHDL 語言分別對輸出波形控制、分頻控制和三角波、正弦波、方波發(fā)生的各個模塊進(jìn)行子程序編程，并把每一個模圖 ADC0804 的 A/D 轉(zhuǎn)換時序9塊轉(zhuǎn)換成圖形文件，然后在原理圖編輯框中調(diào)用這些圖形模塊，并連接電路。用按鍵 KEY1 控制delta，square，sin 波形選通，最后將 8 位輸出接 AD0832 的數(shù)據(jù)輸入口，再通過 D/A 轉(zhuǎn)換。即可從示波器看到輸出波形光柵。按下按鍵的次數(shù)不同，將輸出不同頻率的波形。從 NiosII 輸出 10 位頻率控制字，轉(zhuǎn)換為相對應(yīng)的整數(shù)輸出；由分頻模塊 對輸入時鐘 clk 分頻，對分頻計數(shù)a 逐次減 1，當(dāng) a 減到 0 時，輸出后；即為三角波模塊 (delta)、方波模塊(square)、正弦波模塊(sin)的輸入時鐘 clk。三角波模塊 用于設(shè)定一個變量 tmp，其定義范圍為 0000011111111000，每到來一個脈沖，對其分別輸出+8 或8，然后把改變后的 tmp 送到輸出 q，以便生成三角波信號。方波模塊 用于設(shè)定一個變量 t，每到來一個脈沖，檢測它是否小于 32。若小于 32，則把高電平送到輸出，并對 t +l，否則就輸出低電平，并賦值 t 為 0，以便生成方波信號。正弦波模塊 用于定義正弦數(shù)據(jù)表，每到一個脈沖，逐次查找并輸出相應(yīng)的正弦數(shù)據(jù)，以便生成正弦波形。波形選擇模塊 用于控制輸出波形的選通。4 系統(tǒng)測試及結(jié)果分析采用該信號發(fā)生器能產(chǎn)生正弦波、方波和三角波三種周期性波形，且輸出波形無明顯失真。圖 給出三種波形在邏輯分析儀中仿真的結(jié)果 [11]，圖 、 分別為方波、三角波、正弦波的實際輸出波形圖。從圖 中可以看出,三種波形的輸出是相當(dāng)完整的,頻率的控制也相當(dāng)準(zhǔn)確。通過實驗測試，該信號發(fā)生器在 1 kΩ 負(fù)載條件下，其各種波形的輸出電壓峰－峰值在 0～5V 范圍內(nèi)連續(xù)可調(diào)；且最小的電壓輸出為 ，輸出電壓的變化是通過電位器進(jìn)行調(diào)節(jié)，并且通過數(shù)碼管可實時顯示輸出信號的類型、幅度和頻率。圖 用邏輯分析儀仿真的結(jié)果圖 三角波的實際輸出圖 方波的實際輸出10圖 正弦波的實際輸出 5 結(jié)束語通過該次畢業(yè)設(shè)計發(fā)現(xiàn)自己所學(xué)知識很缺乏，特別是有關(guān) VHDL 編程方面。同時讓我對以前所學(xué)過的理論知識回顧了一遍，并進(jìn)一步鞏固，自己的實踐能力的到進(jìn)一步的提高。6 致謝在此，我要感謝我的導(dǎo)師林漢老師，謝謝他一直以來給我的幫助。還感謝在畢業(yè)設(shè)計期間所有給予我?guī)椭睦蠋熀屯瑢W(xué)。參考文獻(xiàn)：[1]　潘松、黃繼業(yè)．EDA 技術(shù)實用教程[M]．北京：科技出版社，．[2]　王振紅．?dāng)?shù)字電路設(shè)計與應(yīng)用實踐教程．北京:機(jī)械工業(yè)出版社，．[3]　蕭家源，．北京：北京科學(xué)出版社，2020．[4]　褚振勇， 設(shè)計及應(yīng)用[M]．西安：西安電子科技大學(xué)出版社，2020．[5]　江國強(qiáng)．SOPC 技術(shù)應(yīng)用．北京：機(jī)械工業(yè)出版社，．[6]　范秋華，張冬梅，基于 VHDL 的可編程分頻器在波形發(fā)生器中的應(yīng)用[J].青島大學(xué)學(xué)報，2020，16(4):6871．[7]　侯伯亨，顧新．VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計[M]．西安：西安電子科技大學(xué)出版社，2020．[8]　周立功．SOPC ．北京：北京航空航天大學(xué)出版社，．[9] 王金明．?dāng)?shù)字系統(tǒng)設(shè)計與 Verilog HDL[M]．北京：電子工業(yè)出版，．[10] 王昊、李昕．集成運(yùn)放應(yīng)用電路設(shè)計 360 例．北京：電子工業(yè)出版社，．[11] 周立功．SOPC ．北京：北京航空航天大學(xué)出版社，．11附錄:附錄 1 外圍電路圖附錄 2 分頻器程序library ieee。use 。entity fana is port(a:in integer range 0 to 1023。 clk:in std_logic。 q:out std_logic)。end fana。architecture chu_arc of fana isbegin process(clk) variable b,d:std_logic。 variable c:integer range 0 to 1023。 begin if clk39。event and clk=39。139。then12 if b=39。039。then c:=a1。 b:=39。139。 else if c=1 then b:=39。039。 d:=not d。 else c:=c1。 end if。 end if。 end if。 q=d。 end process。end chu_arc。附錄 3：波形產(chǎn)生程序方波library ieee。use 。use 。entity square isport (clk,clr:in std_logic。 q: out integer rang