【文章內(nèi)容簡介】 數(shù)來實(shí)現(xiàn)改變死區(qū)寬度。 多路 PWM 發(fā)生器的實(shí)現(xiàn)原理通過上面的設(shè)計(jì)可以實(shí)現(xiàn)單路的 PWM 的 FPGA 設(shè)計(jì)，利用 FPGA 來擴(kuò)展 I/O 接口，可實(shí)現(xiàn)多路 PWM（脈寬調(diào)制）輸出，在超聲、電機(jī)控制等許多應(yīng)用場合，需要產(chǎn)生多路頻率，和脈沖寬度可調(diào)的 PWM 波形。應(yīng)用實(shí)現(xiàn)的單路的 PWM 的設(shè)計(jì)，可以推廣到多路 PWM 設(shè)計(jì)，圖 1－4 為多路 PWM 的系統(tǒng)原理框圖。通過一個(gè)主控 DSP 芯片內(nèi)部計(jì)算產(chǎn)生輸出生成 PWM 所需的頻率、初始相位、占空比等參數(shù)，后級可并聯(lián)數(shù)個(gè) FPGA 內(nèi)部又可以生成 8 路 PWM，通過級聯(lián)FPGA，可以產(chǎn)生多路不同頻率、占空比、初始相位的 PWM 信號，有較好的同步及一致性，對于需要多路 PWM 信號的系統(tǒng)實(shí)現(xiàn)有著很強(qiáng)的實(shí)用性。初始 PWM 輸出時(shí)鐘脈寬信息字頻率字初始相位字 相位延時(shí)計(jì)數(shù)器周期（頻率）計(jì)數(shù)器脈寬（占空）計(jì)數(shù)器比較器圖 1－4 多路 PWM 的系統(tǒng)原理圖框圖2 硬件電路設(shè)計(jì) 系統(tǒng)硬件的結(jié)構(gòu)框圖 使用 FPGA 與單片機(jī)相結(jié)合的方式構(gòu)成 8 路 PWM 發(fā)生器的核心部分，這是一種從相位概念出發(fā)直接合成所需波形的一種新的全數(shù)字頻率合成技術(shù)。其中 FPGA 完成相位累加、波形地址查找及波形輸出等功能，AT89S52 單片機(jī)實(shí)現(xiàn)頻率控制字的輸入和液晶顯示部分。FPGA 與單片機(jī)通過串行輸入并行輸出的方式進(jìn)行通信。本方案利用單片機(jī)輸入數(shù)據(jù)控制字來控制 FPGA 軟件實(shí)現(xiàn)脈沖波形寬度調(diào)制及頻率的功能。原理為：用單片機(jī)輸入數(shù)字送入 FPGA 內(nèi)部產(chǎn)生 PWM 波形，可以用 8 個(gè)發(fā)光二級管的亮度來表示脈沖寬度的大??；通過矩陣式鍵盤輸入數(shù)據(jù)及對脈寬和頻率大小的加減，從液晶顯示器上可以清楚的觀察到脈沖寬度和頻率的大小，同時(shí)也可以從電機(jī)的轉(zhuǎn)動(dòng)速度的快慢來看出脈寬的大小。根據(jù)實(shí)際要求和設(shè)計(jì)方案的論證，系統(tǒng)主要由 AT89S52 及相關(guān)的復(fù)位電路組成的單片機(jī)最小系統(tǒng)模塊、FPGA 模塊產(chǎn)生 8 路 PWM、液晶顯示 LCD1602 顯示模塊和直流電機(jī)模塊及電源模塊、矩陣式鍵盤輸入模塊 6 部分電路組成。綜上述實(shí)際總體方案電路關(guān)系框圖如圖 21 所示：單片機(jī)AT89S52PWM 輸出PWM 輸出數(shù)據(jù)及控制信號數(shù)據(jù)及控制信號數(shù)據(jù)寄存器單路 PWM 發(fā)生器單路 PWM 發(fā)生器FPGA多個(gè) FPGAFPGA/CPLD 8PWM波形單片機(jī)AT89S52LCD1602液晶顯示矩陣式鍵盤直流電機(jī)電 源撥碼開關(guān)圖 21 硬件原理圖 單片機(jī)最小系統(tǒng)模塊 AT89S52 芯片介紹AT89S52 芯片結(jié)構(gòu)圖如圖 22 圖所示：圖 22 AT89S52 芯片圖AT89C52 是一個(gè)低電壓，高性能 CMOS 8 位單片機(jī)，片內(nèi)含 8k bytes 的可反復(fù)擦寫的 Flash 只讀程序存儲(chǔ)器和 256 bytes 的隨機(jī)存取數(shù)據(jù)存儲(chǔ)器（RAM） ，器件采用 ATMEL公司的高密度、非易失性存儲(chǔ)技術(shù)生產(chǎn)，兼容標(biāo)準(zhǔn) MCS51 指令系統(tǒng)，片內(nèi)置通用 8 位中央處理器和 Flash 存儲(chǔ)單元，功能強(qiáng)大的 AT89C52 單片機(jī)可為您提供許多較復(fù)雜系統(tǒng)控制應(yīng)用場合。AT89C52 有 40 個(gè)引腳，32 個(gè)外部雙向輸入/輸出（I/O）端口，同時(shí)內(nèi)含 2 個(gè)外中斷口，3 個(gè) 16 位可編程定時(shí)計(jì)數(shù)器,2 個(gè)全雙工串行通信口，2 個(gè)讀寫口線，AT89C52可以按照常規(guī)方法進(jìn)行編程，也可以在線編程。其將通用的微處理器和 Flash 存儲(chǔ)器結(jié)合在一起，特別是可反復(fù)擦寫的 Flash 存儲(chǔ)器可有效地降低開發(fā)成本。AT89C52 有 PDIP、PQFP/TQFP 及 PLCC 等三種封裝形式，以適應(yīng)不同產(chǎn)品的需求。主要功能特性: 兼容 MCS51 指令系統(tǒng) 8k 可反復(fù)擦寫(1000 次）Flash ROM 32 個(gè)雙向 I/O 口 256x8bit 內(nèi)部 RAM 3 個(gè) 16 位可編程定時(shí)/計(jì)數(shù)器中斷 時(shí)鐘頻率 024MHz 2 個(gè)串行中斷 可編程 UART 串行通道 2 個(gè)外部中斷源 共 6 個(gè)中斷源 2 個(gè)讀寫中斷口線 3 級加密位 低功耗空閑和掉電模式 軟件設(shè)置睡眠和喚醒功能一些特殊口： RXD 串行輸入口 TXD 串行輸出口 INT0 外部中斷 1 INT1 外部中斷 2 T0 記時(shí)器 0 外部輸入 T1 記時(shí)器 1 外部輸入 WR 外部數(shù)據(jù)存儲(chǔ)器寫選通 RD 外部數(shù)據(jù)存儲(chǔ)器讀選通AT89C52 的管腳與 8052 基本相同 單片機(jī)電路設(shè)計(jì)本設(shè)計(jì)單片機(jī)主要是處理數(shù)字字并協(xié)調(diào)各個(gè)模塊正常工作的部件。AT89S52 單片機(jī)具有 4 個(gè) 8 路 I/O 口；本設(shè)計(jì)中主要是用了 P0 口顯示模塊的數(shù)據(jù)接口；P1 口作為矩陣式鍵盤數(shù)據(jù)輸入控制，并用 P1 口的 P1P1P17 及復(fù)位口作為 USU 下載口；P2 口的 P2P2P23 位與 FPGA 通信，P24 位為霍爾傳感器接口；P2P2P28 位作為液晶屏的使能接口；P3 口的 XXRST 位分別接復(fù)位、時(shí)鐘晶振數(shù)據(jù)引腳；在此特別說明雖然 P0 內(nèi)部沒有上拉電阻，但是在本設(shè)計(jì)中只是做為液晶顯示屏的數(shù)據(jù)總線或地址總線；在液晶顯示屏模塊上要用接上拉電阻。At89S52 單片機(jī)接上相應(yīng)的電源和時(shí)鐘，組成單片最小系統(tǒng)系統(tǒng)如圖 23 所示。圖 23 單片機(jī)最小系統(tǒng) FPGA 開發(fā)板與單片機(jī)通信模塊 EPlC3T144C8 芯片介紹主芯片 EPlC3T144C8：Altera Cyclone 系列 FPGA 是 A1tera 公司 2020 年 9 月份推出的，基于 1．5V， 工藝，Cyclone 是一個(gè)性價(jià)比很高的 FPGA 系列。其中EPlC3T144 是 Cyclone 系列中的一員，共有 2910 邏輯單元，59904RAM bits，1 個(gè)PLLS，最多有 104 個(gè)用戶 I／O，可以說這款 FPGA 的資源非常豐富，足夠滿足大型設(shè)計(jì)的需要。本設(shè)計(jì)選用 Altera 公司的 Cyclone 系列芯片，芯片型號為 EPlC3T144C8，因?yàn)樵撔酒?Altera 公司推出的低價(jià)格、高容量的 FPGA，其以較低的價(jià)格、優(yōu)良的特性及豐富的片上資源在實(shí)際應(yīng)用中被廣泛的采用，這些都是其他同類產(chǎn)品無法相比的。其芯片的總體框圖如圖 24 所示。圖 24 EPlC3T144C8 圖（1）EPlC3T144C8 芯片的特點(diǎn)EPlC3T144C8 芯片的特點(diǎn)采用 內(nèi)核電壓， 工藝，與其他同類產(chǎn)品相比具有以下特點(diǎn)：①邏輯資源豐富，邏輯單元(LE)數(shù)量為 2910 個(gè)。②有 104 個(gè)可用 I／O 引腳，I／O 輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有壓擺率控制、三態(tài)緩沖、總線保持等功能：整個(gè)器件的 I／0 引腳分為四個(gè)區(qū)，每個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級的 I／0 輸出。③多電壓接口，支持 LVTTL，LVCMOS，LVDS 等 I／0 標(biāo)準(zhǔn)。④靈活的時(shí)鐘管理，片內(nèi)配有一個(gè)鎖相環(huán)(PLL)電路，可以提供輸入時(shí)鐘的 1～32倍頻或分頻、156～417ps 相移和可變占空比的時(shí)鐘輸出，輸出時(shí)鐘的特性可直接在開發(fā)軟件 Quartus II 里設(shè)定。經(jīng)鎖相環(huán)輸出的時(shí)鐘信號既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路使用。⑤內(nèi)有 SignalTap 嵌入式邏輯分析器，極大地方便了設(shè)計(jì)者對芯片內(nèi)部邏輯進(jìn)行檢查，而不需要將內(nèi)部信號輸出到 I／O 管腳上。（2）下載線電路 Altera 器件的編程連接硬件包括：ByteBlaster 并口下載電纜、ByteBlasterMV并口下載電纜、MasterBlaster 串口／USB 通信電纜、BitBlaster 串口下載電纜。本設(shè)計(jì)采用了 ByteBlasterMV 串口下載電纜。 ByteBlasterMV 串口下載電纜采用兩種下載模式：被動(dòng)串行模式和 JTAG 仿真下載模式。為了利用 ByteBlasterMV 并口下載電纜配置 系列 EPlC3T144，電源中應(yīng)該連接上拉電阻，電纜的 VCC 腳連接到 電源，而器件的 VCC INT 引腳連到相應(yīng)的 電源。對于 PS 配置，器件的 VCC IO 引腳必須連到 或 電源。對于 JTAG 在線配置和在線編程，電纜的 VCC 引腳必須連接 電源。ByteBlasterMV 并口下載電纜與 PC 機(jī)相連的是 25 針插頭，與 PCB 電路板相連的是 10 針插座。數(shù)據(jù)從 PC 機(jī)并口通過 ByteBlasterMV 并口電纜下載到電路板。（3）電源電路采用 LMl086 系列芯片為電路提供穩(wěn)定的電源。LMl086 是一系列工作在 負(fù)載電流下，最大輸出電流為 的低輸出電壓控制器。在本設(shè)計(jì)中用于為 FPGA 提供 和 電源電壓，這是該芯片的主要特點(diǎn)。 74HC595 芯片介紹74HC595 是硅結(jié)構(gòu)的 CMOS 器件，兼容低電壓 TTL 電路，遵守 JEDEC 標(biāo)準(zhǔn)。74HC595 是具有 8 位移位寄存器和一個(gè)存儲(chǔ)器，三態(tài)輸出功能。移位寄存器和存儲(chǔ)器是分別的時(shí)鐘。數(shù)據(jù)在 SCHcp 的上升沿輸入，在 STcp 的上升沿進(jìn)入的存儲(chǔ)寄存器中去。如果兩個(gè)時(shí)鐘連在一起，則移位寄存器總是比存儲(chǔ)寄存器早一個(gè)脈沖。移位寄存器有一個(gè)串行移位輸入（Ds） ，和一個(gè)串行輸出（Q7’ ）,和一個(gè)異步的低電平復(fù)位，存儲(chǔ)寄存器有一個(gè)并行 8 位的具備三態(tài)的總線輸出，當(dāng)使能 OE（為低電平時(shí)） ，存儲(chǔ)寄存器的數(shù)據(jù)輸出到總線。74HC595 芯片如圖 25 所示。8 位串行輸入/輸出或者并行輸出移位寄存器，具有高阻關(guān)斷狀態(tài)。圖 25 74HC595 芯片（1）特點(diǎn)8 位串行輸入 /8 位串行或并行輸出存儲(chǔ)狀態(tài)寄存器，三種狀態(tài)輸出寄存器可以直接清除 100MHz 的移位頻率（2）輸出能力并行輸出，總線驅(qū)動(dòng)；串行輸出；標(biāo)準(zhǔn)中等規(guī)模集成電路。 595 移位寄存器有一個(gè)串行移位輸入（Ds） ，和一個(gè)串行輸出（Q7’ ）,和一個(gè)異步的低電平復(fù)位，存儲(chǔ)寄存器有一個(gè)并行 8 位的，具備三態(tài)的總線輸出，當(dāng)使能 OE（為低電平時(shí)） ，存儲(chǔ)寄存器的數(shù)據(jù)輸出到總線。（3）參考數(shù)據(jù)CPD 決定動(dòng)態(tài)的能耗，PD＝CPDVCCf1+∑(CLVCC2f0)f1＝輸入頻率，CL＝輸出電容 ，f0＝輸出頻率（MHz） ，Vcc=電源電壓（4）引腳說明符號 引腳 描述Q0…Q7 15，1，7 并行數(shù)據(jù)輸出GND 8 地Q7’ 9 串行數(shù)據(jù)輸出MR 10 主復(fù)位（低電平）SHCP 11 移位寄存器時(shí)鐘輸入STCP 12 存儲(chǔ)寄存器時(shí)鐘輸入OE 13 輸出（低電平）有效DS 14 串行數(shù)據(jù)輸入VCC 16 電源（5）功能輸入 輸出 功能SHCP STCP OE MR DS Q7’ Qn L ↓ L NC MR 為低電平時(shí)僅僅影響移位寄存器 ↑ L L L L 空移位寄存器到輸出寄存器 H L L Z 清空移位寄存器，并行輸出為高阻狀態(tài)↑ L H H Q6 NC 邏輯高電平移入移位寄存器狀態(tài) 0，包含所有的移位寄存器狀態(tài)移入，例如，以前的狀態(tài) 6（內(nèi)部 Q6”）出現(xiàn)在串行輸出位。 ↑ L H NC Qn’ 移位寄存器的內(nèi)容到達(dá)保持寄存器并從并口輸出↑ ↑ L H Q6’Qn’ 移位寄存器內(nèi)容移入，先前的移位寄存器的內(nèi)容到達(dá)保持寄存器并出。（6）注釋H＝高電平狀態(tài)L＝低電平狀態(tài)↑＝上升沿↓＝下降沿Z＝高阻NC＝無變化＝無效當(dāng) MR 為高電平，OE 為低電平時(shí)，數(shù)據(jù)在 SHCP 上升沿進(jìn)入移位寄存器，在 STCP 上升沿輸出到并行端口。（7）程序說明每當(dāng) spi_shcp 上升沿到來時(shí),spi_ds 引腳當(dāng)前電平值在移位寄存器中左移一位，在下一個(gè)上升沿到來時(shí)移位寄存器中的所有位都會(huì)向左移一位，同時(shí) Q739。也會(huì)串行輸出移位寄存器中高位的值，這樣連續(xù)進(jìn)行 8 次，就可以把數(shù)組中每一個(gè)數(shù)（8 位的數(shù)）送到移位寄存器；然后當(dāng) spi_stcp 上升沿到來時(shí)，移位寄存器的值將會(huì)被鎖存到鎖存器里，并從 Q1~7 引腳輸出。其時(shí)序仿真波形圖如圖 26 所示。圖 26 74HC595 時(shí)序仿真波形 PFGA 電路設(shè)計(jì)PWM 技術(shù)最初是在無線電技術(shù)中用于信號的調(diào)制，后來在電機(jī)調(diào)速中得到了很好的應(yīng)用。在直流伺服控制系統(tǒng)中，通過專用集成芯片或中小規(guī)模數(shù)字集成電路構(gòu)成的傳統(tǒng) PWM 控制電路往往存在電路設(shè)計(jì)復(fù)雜、體積大、抗干擾能力差以及設(shè)計(jì)困難、設(shè)計(jì)周期長等缺點(diǎn)，因此 PWM 控制電路的模塊化、集成化已成為發(fā)展趨勢。它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低，同時(shí)可使系統(tǒng)的可靠性大大提高。隨著電子技術(shù)的發(fā)展，特別是 ASIC(專用集成電路)設(shè)計(jì)技術(shù)的日趨完善，數(shù)字化的EDA(電子設(shè)計(jì)自動(dòng)化 )工具給電子設(shè)計(jì)帶來了巨大變革，在電機(jī)控制等許多應(yīng)用場合，需要產(chǎn)生多路頻率和脈沖寬度可調(diào)的 PWM 波形，這可通過 FPGA 豐富的硬件資源和可以配置 I／ O 引腳來實(shí)現(xiàn)。嵌入式系統(tǒng)中 FPGA 的應(yīng)用